特許

J-GLOBAL ID：200903000721179830

薄膜トランジスタマトリクス基板とその製造方法

発明者： 和田 保 ,  甫立 真理 ,  梁井 健一 ,  沖 賢一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-153255
公開番号（公開出願番号）：特開平8-022027
出願日： 1994年07月05日
公開日（公表日）： 1996年01月23日
要約：

【要約】【目的】 薄膜トランジスタマトリクス基板に関し、ドレインバスライン上のみに樹脂膜を形成し、この樹脂膜をマスクにして画素電極上に形成された金属膜をエッチング除去することができ、さらに薄膜トランジスタのチャネル層の側面、あるいは全表面を保護膜で覆うことによって特性劣化を防ぐ手段を提供する。【構成】 チャネル層101 に対向するゲート電極121 、遮光膜2等の金属層を、薄膜トランジスタをオフ状態にする電位に維持した状態でドレインバスラインに樹脂膜14を電着する。この際、ゲート電極121 あるいはゲートバスラインを陽極酸化膜、樹脂膜142 で覆って、ゲート電極121 等が樹脂を電着する際の対向電極として作用するのを防ぐ。また、全面保護膜を感光性樹脂膜を電着することによって形成し、端子部分の感光性樹脂膜を露光、現像して除去する。また、端子部に電着を妨げるレジストを形成してこの部分に樹脂が電着されるのを防ぐ。

請求項（抜粋）：

絶縁基板の上に少なくとも画素電極と、該画素電極に接続されているソース電極と、該ソース電極に対向するドレイン電極と、該ドレイン電極に接続されているドレインバスラインと、該ソース電極とドレイン電極の上に形成された半導体層と、該半導体層の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極と、該ゲート電極に接続されている該ゲートバスラインを含む薄膜トランジスタマトリクス基板において、薄膜トランジスタのチャネルを形成する該半導体層の側面が樹脂膜により覆われていることを特徴とする薄膜トランジスタマトリクス基板。

IPC (2件)：

G02F 1/136 500 ,  H01L 29/786