特許

J-GLOBAL ID：200903000728140912

半導体記憶装置

発明者： 笠井 直記
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平8-034678
公開番号（公開出願番号）：特開平9-232531
出願日： 1996年02月22日
公開日（公表日）： 1997年09月05日
要約：

【要約】【目的】 多値メモリのセンス動作のマージンを大きく確保できるようにする。容量絶縁膜のリーク電流の抑制。最小設計寸法の維持。【構成】 ビット線対(BL,BLB)は複数の分割ビット線対(BL1,BL1B;BL2,BL2B)に分割され、隣接する分割ビット線同士ではたすき掛けにカップル容量素子が形成される。メモリセルアレイ部2では、MOSFETと容量下部電極10、容量絶縁膜11、容量上部電極12からなるセル容量とを含むメモリセルが形成される。カップル容量部1では、分割ビット線15a(BL1)と分割ビット線15b(BL2B)との間に、セル容量と同一のプロセスで形成された単位容量素子を複数個直列に接続して構成されたカップル容量素子が接続される。分割ビット線BL1B,BL2間にも同様のカップル容量素子が形成される。

請求項（抜粋）：

ビット線対が複数に分割され、分割された隣接する分割ビット線間でたすき掛けにカップル容量素子が形成されている半導体記憶装置において、前記カップル容量素子の2つの電極と容量絶縁膜は、メモリセルのデータ記憶用容量素子の2つの電極と容量絶縁膜と同一の層の導電層および絶縁膜で形成されていることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/56

FI (3件)：

H01L 27/10 681 F ,  G11C 11/34 381 D ,  H01L 27/10 681 B