半導体フラッシュメモリ装置及びその制御方法

発明者：
出願人/特許権者：
代理人 (1件)：鈴木喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-094063
公開番号（公開出願番号）：特開2000-285001
出願日： 1999年03月31日
公開日（公表日）： 2000年10月13日
要約：

【要約】【課題】書き換え回数に制限のある半導体フラッシュメモリ装置の書き換え回数の均一化と不良ブロックの代替えを、少ないワークメモリで安価に実現する方式を提供するものである。【解決手段】物理アドレス空間上にデータとブランク領域を持ち、論理ブロックアドレスに第1の可変パラメータでオフセットを与え、且つ、ブランク領域を飛び越えて連続的にアドレス展開することによって、アドレス変換を一意的決定するアドレス演算方式において、パワーオンリセット等の一定周期毎に、可変パラメータを規則的に更新するとともに、ブランク領域と部分データを交換する手段を具備し、長期間の使用の中で、すべての論理ブロックが、物理ブロックを平均的にアクセスことを特徴とする。

請求項（抜粋）：

ホストコンピュータシステムに接続して用いられ、ブロック単位でアドレス可能なタイプの半導体フラッシュメモリ装置において、電気的に書込み・読み出しが可能な不揮発性メモリからなり、管理情報部、ブランク領域を含むデータ部、代替えデータ部を内蔵しているフラッシュメモリ部と、前記ホストコンピュータシステムと接続して、データの授受とアクセス要求を受け取るインタフェース部と、揮発性のワークメモリにて構成され、前記フラッシュメモリ部のデータや、ホストコンピュータから受信したデータを一時的に記憶しておくバッファーメモリ部と、論理ブロックアドレスを物理ブロックアドレスに変換する際にアドレスの変位を与える第1の可変パラメータと、物理メモリ空間上のブランク領域の位置を指し示す第2の可変パラメータを使って、論理ブロックアドレスを物理ブロックアドレスに一意的に演算して変換するアドレス演算部と、揮発性のワークメモリで構成され、前記アドレス演算部に使用する前記2つの可変パラメータを格納するレジスタ部と、マイクロコントローラや相当のハードウェアーロジックで構成され、ホストコンピュータからアクセス要求があった場合のフラッシュメモリ部のデータのアクセス等、本装置の主要な手段を実行する制御部と、前記フラッシュメモリ部の中の管理情報部に一括して格納されている前記2つの可変パラメータを揮発性のワークメモリの前記レジスタ部に展開する手段と、一定周期毎に、前記第2の可変パラメータを一定量減算し、同時に前記フラッシュメモリ部上の一定幅のデータとブランク領域を交換すること、及び、前記第2の可変パラメータの値と前記第1の可変パラメータの値が一致する場合は、第1の可変パラメータの値を一定量加算し、これら2つの可変パラメータを、前記フラッシュメモリ部の管理情報部に格納する手段を具備する半導体フラッシュメモリ装置。

IPC (5件)：

G06F 12/00 542 , G06F 12/02 510 , G06F 12/02 570 , G11C 11/41 , G11C 16/02

FI (5件)：

G06F 12/00 542 K , G06F 12/02 510 A , G06F 12/02 570 A , G11C 11/34 301 E , G11C 17/00 612 Z

Fターム (18件)：

5B015HH05 , 5B015JJ03 , 5B015JJ21 , 5B015JJ31 , 5B015JJ44 , 5B015KB52 , 5B015NN09 , 5B015PP01 , 5B015PP06 , 5B025AA01 , 5B025AA07 , 5B025AD01 , 5B025AE01 , 5B060AA08 , 5B060AA20 , 5B060AC11 , 5B082EA04 , 5B082JA06

前のページに戻る