特許
J-GLOBAL ID：200903000789015606
データ処理装置及びデータ処理システム
発明者：
,
出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：再公表公報
出願番号（国際出願番号）：JP1999006371
公開番号（公開出願番号）：WO2001-037098
出願日： 1999年11月16日
公開日（公表日）： 2001年05月25日
要約：
【要約】キャッシュ制御部(5)は、キャッシュライン長に対するバースト可能なメモリ(2)のバースト長を示す第1情報(WRPA)に基づいて、メモリ(2)から単数又は複数回のバースト動作で得られたデータを、ラップアラウンドでキャッシュメモリ(4)にキャッシュフィルする。メモリ(2)から出力されるデータをアライナで並び変えなくてもよく、また、バースト動作対象とされるデータブロックのバウンダリ先頭をアクセス開始アドレスに固定する制約をうけないから、キャッシュライン長より短いバースト長のメモリ(2)を用いる場合にも、キャッシュミスに係るデータを獲得するまでのCPU(3)の待ち時間を短縮できる。
請求項（抜粋）：
キャッシュメモリ、前記キャッシュメモリを制御するキャッシュ制御部、及び前記キャッシュメモリのキャッシュミスヒットに応答してメモリアクセスが可能なメモリ制御部を有し、 前記メモリ制御部は、バースト動作可能なメモリをキャッシュミスヒットに応答してアクセスするとき、前記メモリのバースト長を示すための第1情報を形成し、前記第1情報に基いて前記キャッシュライン長に見合うデータ長を得るに必要な単数又は複数回のバースト動作を制御可能であり、 前記キャッシュ制御部は、前記単数又は複数回のバースト動作で得られたデータを前記第1情報に基づいて所定の順序でキャッシュメモリにキャッシュフィルする動作を制御可能であることを特徴とするデータ処理装置。
IPC (2件)：
FI (2件)：
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