特許
J-GLOBAL ID：200903000790094951

半導体装置及びその製造方法

発明者：
坂本 寿博

坂本 寿博 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平11-209064
公開番号（公開出願番号）：特開2000-114269
出願日： 1999年07月23日
公開日（公表日）： 2000年04月21日
要約：
【要約】【課題】 位置合わせをすることなくエミッタを形成することを目的とする。【解決手段】 本発明は、上面から所定の深さまで反対導電型半導体層を有し、かつ、前記反対導電型半導体層の上部に第1の凸部及び第2の凸部を有する一導電型半導体基板と、前記一導電型半導体基板の上面であって前記第1の凸部及び前記第2の凸部を除いた部分から前記第1及び第2の凸部の上面に至らない所定の高さまでに形成された第1の絶縁膜と、少なくとも前記第1の凸部の上面に形成された一導電型半導体膜と、少なくとも前記第2の凸部の上面に形成された第1の反対導電型半導体膜と、前記一導電型半導体膜の上面の所定の位置に形成された第2の反対導電型半導体膜とを具備することを特徴とする。
請求項（抜粋）：
一導電型半導体層の上面に反対導電型半導体層が形成された半導体基板の上面の所定の位置から前記一導電型半導体層の上面に至らない所定の深さまでを除去して凸部を形成する凸部形成工程と、前記凸部形成工程で除去した部分に第1の絶縁膜を形成する工程と、前記第1の絶縁膜の上部を所定の深さまで除去して前記凸部の上部を露出させる工程と、前記凸部上及び前記第1の絶縁膜上に一導電型半導体膜を形成する工程と、前記第1の絶縁膜上及び前記第1の絶縁膜上に形成された前記第一導電型半導体膜上であって、前記一導電型半導体膜の上面と略同程度の高さにまで第2の絶縁膜を形成する工程と、前記一導電型半導体膜上の露出部分に反対導電型半導体膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/331 ,  H01L 29/73
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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