不揮発性メモリデバイス用インターポリ誘電体を形成するための統合スキーム

発明者： , ,
出願人/特許権者：
代理人 (3件)：長谷川芳樹 , 山田行一 , 池田成人
公報種別：公開公報
出願番号（国際出願番号）：特願2008-183108
公開番号（公開出願番号）：特開2009-021608
出願日： 2008年07月14日
公開日（公表日）： 2009年01月29日
要約：

【課題】不揮発性メモリデバイスの漏れ電流を維持するか又は減少させつつ、デバイス寸法の減少を可能にする電子デバイス及び電子デバイスを形成する方法の提供。【解決手段】一実施形態において、不揮発性メモリデバイスを製造する方法は、基板上にフローティングゲート多結晶層を堆積させるステップと、フローティングゲート多結晶層上に酸化シリコン層を形成するステップと、酸化シリコン層上に第一酸窒化シリコン層を堆積させるステップと、第一酸窒化シリコン層上に高k誘電物質を堆積させるステップと、高k誘電物質上に第二酸窒化シリコンを堆積させるステップと、第二酸窒化シリコン層上に制御ゲート多結晶層を形成するステップとを含む。一実施形態において、高k誘電物質層は、酸窒化シリコンハフニウムを含む。【選択図】図3

請求項（抜粋）：

不揮発性メモリデバイスを製造する方法であって: 基板上にフローティングゲート多結晶シリコン層を堆積させるステップと; 該フローティングゲート多結晶シリコン層上に酸化シリコン層を形成させるステップと; 該酸化シリコン層上に第一酸窒化シリコン層を堆積させるステップと; 該第一酸窒化シリコン層上に高K誘電体層を堆積させるステップと; 該高K誘電体層上に第二酸窒化シリコン層を堆積させるステップと; 第二酸窒化シリコン層上に制御ゲート多結晶シリコン層を形成するステップと; を含む、前記方法。

IPC (6件)：

H01L 21/824 , H01L 29/788 , H01L 29/792 , H01L 27/115 , H01L 21/316 , H01L 21/318

FI (4件)：

H01L29/78 371 , H01L27/10 434 , H01L21/316 S , H01L21/318 C

Fターム (57件)：

5F058BD04 , 5F058BD05 , 5F058BD15 , 5F058BF55 , 5F058BF56 , 5F058BF62 , 5F058BF76 , 5F058BH03 , 5F058BH04 , 5F083EP08 , 5F083EP23 , 5F083EP44 , 5F083EP53 , 5F083EP55 , 5F083EP56 , 5F083EP57 , 5F083ER02 , 5F083ER03 , 5F083GA06 , 5F083HA02 , 5F083HA06 , 5F083HA08 , 5F083JA03 , 5F083JA04 , 5F083JA05 , 5F083JA06 , 5F083JA12 , 5F083JA19 , 5F083JA33 , 5F083JA39 , 5F083JA40 , 5F083PR13 , 5F083PR21 , 5F083PR22 , 5F083PR25 , 5F083PR33 , 5F101BA23 , 5F101BA26 , 5F101BA29 , 5F101BA36 , 5F101BB05 , 5F101BB08 , 5F101BC02 , 5F101BC11 , 5F101BD02 , 5F101BD29 , 5F101BD30 , 5F101BD39 , 5F101BD40 , 5F101BE05 , 5F101BF09 , 5F101BH02 , 5F101BH03 , 5F101BH05 , 5F101BH11 , 5F101BH12 , 5F101BH16

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