特許
J-GLOBAL ID：200903000847135625
半導体装置及び半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平7-064409
公開番号（公開出願番号）：特開平8-264532
出願日： 1995年03月23日
公開日（公表日）： 1996年10月11日
要約：
【要約】【目的】 積層膜の段差部を跨ぐ配線間のストリンガー(ひげ状の残り)による配線間の短絡現象を有効に防止して、歩留まりの向上を図る。【構成】 絶縁膜1上の図示しない領域に回路パターン(図示せず)を形成した後、上記回路パターンを保護する等の目的で1層目にSi3 N4 膜4、2層目にSiO2 膜5を例えばCVD法にて形成する。その後、SiO2 膜5を例えばHF溶液によるウェットエッチングにて選択的に除去して、SiO2 膜5をパターニングする。その後、残存するSiO2 膜5をマスクとして、露出する下層のSi3 N4 膜4をHOTりん酸によるウェットエッチングにて除去した後、全面に保護用のTEOS膜8を形成し、その後、保護用TEOS膜8をRIEにてエッチング加工して、SiO2 膜5の段差部分におけるひさしaに伴って生じた空隙を埋めるようにTEOSによるサイドウォール3を形成する。
請求項（抜粋）：
2層以上の積層膜上に配線が形成された半導体装置において、上記積層膜の段差部分にひさしが形成され、上記ひさしに伴う空隙を埋めるようにサイドウォールが形成されていることを特徴とする半導体装置。
FI (2件)：
H01L 21/88 K
, H01L 21/88 F
