特許

J-GLOBAL ID：200903000847219675

半導体装置およびその製造方法

発明者： 荒井 利行 ,  堀越 和彦
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-087841
公開番号（公開出願番号）：特開平9-283721
出願日： 1996年04月10日
公開日（公表日）： 1997年10月31日
要約：

【要約】【課題】 容量絶縁膜を強誘電体材料で構成した容量素子の耐圧劣化を防止する。【解決手段】 容量素子を酸化ルテニウム膜(導電性金属酸化物層)からなる下部電極12Aと、この下部電極12A上に形成したチタン酸ストロンチウム膜(強誘電体材料)13からなる容量絶縁膜と、この容量絶縁膜上に形成した酸化ルテニウム膜(導電性金属酸化物層)からなる上部電極14Aとで構成することにより、容量素子の耐圧劣化の原因となる容量絶縁膜と金属電極との界面での酸化還元反応を抑制する。

請求項（抜粋）：

基板上に下部電極、強誘電体材料からなる容量絶縁膜および上部電極を順次形成して構成された容量素子を備える半導体装置であって、前記容量素子の上部電極は、導電性金属酸化物層からなることを特徴とする半導体装置。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 451

FI (3件)：

H01L 27/10 651 ,  H01L 27/10 451 ,  H01L 27/04 C