特許
J-GLOBAL ID：200903000916022153
時分割多重変換回路
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-000072
公開番号（公開出願番号）：特開平7-202837
出願日： 1994年01月05日
公開日（公表日）： 1995年08月04日
要約：
【要約】【目的】 時分割多重変換回路に関し、時分割多重変換回路を極力経済的に構成することを目的とする。【構成】 入力信号路(101)と、出力信号路(102)と、(N-1)組の入出力信号路(103)と、入力されるN組の低速ディジタル信号を指定された順序に時分割多重化し、一組の高速ディジタル信号として出力する多重手段(120)と、入力される一組の高速ディジタル信号を指定された順序に時分割分離し、N組の低速ディジタル信号として出力する分離手段(130)と、前記各信号路と前記各手段とを結合して、時分割多重手段および時分割分離手段の何れをも実現させる切替制御手段(140)とを設ける様に構成する。
請求項（抜粋）：
一組の入力信号路(101)と、一組の出力信号路(102)と、(N-1)組の入出力信号路(103)と、入力されるN組の低速ディジタル信号を、指定された順序に時分割多重化し、一組の高速ディジタル信号として出力する多重手段(120)と、入力される一組の高速ディジタル信号を、指定された順序に時分割分離し、N組の低速ディジタル信号として出力する分離手段(130)と、前記入力信号路(101)と、前記(N-1)組の入出力信号路(103)とからそれぞれ入力されるN組の低速ディジタル信号を前記多重手段(120)に入力し、前記多重手段(120)から出力される前記高速ディジタル信号を、前記出力信号路(102)に出力させ、また前記入力信号路(101)から入力され高速ディジタル信号を前記分離手段(130)に入力し、前記分離手段(130)から出力される前記N組の低速ディジタル信号の内、所定の一組の低速ディジタル信号を前記一組の出力信号路(102)に出力させ、残る(N-1)組の低速ディジタル信号を、前記(N-1)組の入出力信号路(103)にそれぞれ出力させる切替制御手段(140)とを設けることを特徴とする時分割多重変換回路。
IPC (2件)：
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