半導体試験装置の論理比較回路

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平6-087409
公開番号（公開出願番号）：特開平7-280884
出願日： 1994年04月04日
公開日（公表日）： 1995年10月27日
要約：

【要約】 (修正有)【目的】半導体試験装置の論理比較回路において、同一被測定対象デバイスに対するサーチ実行回数を低減して、当該デバイスの測定時間を短縮可能な論理比較回路を実現する。【構成】動作クロック10の1パルスに対して、サーチするための比較タイミングSTROBE・5を複数パルス発生させる複数タイミング発生器40を設け、タイミングコンパレータ3と、ストローブ数計数回路7と、比較のタイミング分離回路8と、比較結果分離回路14と、論理比較回路11と、比較結果保持回路12とを設けて、レベル比較やタイミング比較を行い、比較電圧VO・6及び期待値9とを対比させ、不一致・一致の情報を得て、出力データDout・17の変化点の検出や遅延時間を分類する構成とする。

請求項（抜粋）：

動作クロック(10)1パルスに対して、複数の比較タイミングSTROBE(5)を発生する複数タイミング発生器(40)を設け、DUT(1)からの出力データDout(17) と、比較電圧VO(6)とをレベルコンパレータ(2)でレベル比較したデータを、それぞれの比較タイミングSTROBE(5)設定ポイントでのタイミングで比較を行い、タイミング比較データFH(15)を出力するタイミングコンパレータ(3)を設け、当該複数タイミング発生器(40)から出力する複数の比較タイミングSTROBE(5)を、n進カウンタとして計数を行うストローブ数計数回路(7)を設け、当該ストローブ数計数回路(7)からの出力COに従って、複数発生した比較タイミングSTROBE(5)を分離して出力する比較タイミング分離回路(8)を設け、当該タイミングコンパレータ(3)でタイミング比較したデータFH(15)と、当該比較タイミング分離回路(8)によってそれぞれに分離された出力とを入力する比較結果分離回路(14)を設け、当該各比較結果分離回路(14)から出力されるデータと、期待値(9)との、排他的論理和をとり一致不一致に分類する論理比較回路(11)を設け、当該各論理比較回路(11)からの不一致の情報を入力し、次回の測定実行の結果の情報が入るまで保持しておく比較結果保持回路(12)を設け、以上の構成を具備することを特徴とする、半導体試験装置の論理比較回路。

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