特許
J-GLOBAL ID：200903000971471374
半導体メモリセル及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
中村 純之助 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-048637
公開番号（公開出願番号）：特開平6-326271
出願日： 1994年03月18日
公開日（公表日）： 1994年11月25日
要約：
【要約】【目的】半導体メモリセルにおいて、キャパシターの容量を大きく増大させること、および、ソース〜ドレイン間の漏洩電流を減少させて、信頼性を大きく改善させること。【構成】上記目的は、高密度半導体装置に好適なように、平板キャパシターをトランジスタの下部に配置するようにした半導体メモリセルとすること及びその製造方法とすることによって達成することができる。
請求項（抜粋）：
下記工程からなることを特徴とする半導体セルの製造方法。基板上に第1の誘電体層を形成し、次いで該第1の誘電体層上に第1の半導体層を形成した後、該第1の半導体層を選択的にエッチングして第1の記憶電極を形成する工程;次いで、第2の誘電体膜を形成し、さらに、第2の半導体層を形成し、キャパシタのプレート電極を形成する工程;次いで、上記プレート電極上に絶縁層を形成し、さらに上記第1の記憶電極上にコンタクトホールを開口する工程;次いで、全面に第3の誘電体層を形成した後、異方性エッチングによって上記コンタクトホールの側面に第3の誘電体層を形成する工程;次いで、上記コンタクトホール上に第3の半導体層を形成し、エッチングバックによって記憶電極に接続するプラグを形成した後、第4の半導体層を形成する工程;次いで、上記第4の半導体層上に前記記憶電極と接続される素子を形成する工程。
FI (2件)：
H01L 27/10 325 L
, H01L 27/10 325 G
