特許
J-GLOBAL ID：200903000992097510
半導体装置の製造方法
発明者：
,
,
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-006610
公開番号（公開出願番号）：特開平10-209176
出願日： 1997年01月17日
公開日（公表日）： 1998年08月07日
要約：
【要約】 (修正有)【課題】チャンネル領域の良好な結晶性を維持し、またリセス構造を高精度で形成することにより、電流値の制御性に優れたFETを製造すること。【解決手段】GaAs基板の表面にチャンネル領域となるN型エピタキシャル層12を形成する工程と;該エピタキシャル層のチャンネル領域予定部を覆うレジストパターン13を形成し、該レジストパターンをマスクとしてN型不純物のイオン注入を行なって、チャンネル領域に隣接するソース・ドレイン領域14を形成する工程と;Mo膜15を形成した後、該膜をパターンニングすることにより、チャンネル領域の内側を覆うゲート電極15を形成する工程と;該ゲート電極の表面をフッ化してフッ化モリブデン膜16を形成する工程と;露出している半導体層の表面に選択的に第一導電型の半導体層をエピタキシャル成長させる工程と;前記フッ化モリブデン膜16を除去する工程とを具備したことを特徴とする。
請求項（抜粋）：
半導体基板の表面にチャンネル領域となる第一導電型のエピタキシャル半導体層を形成する工程と;該エピタキシャル半導体層のチャンネル領域予定部を覆うレジストパターンを形成する工程と;該レジストパターンをマスクとして第一導電型不純物のイオン注入を行った後、アニールを行うことにより、チャンネル領域に隣接するソース・ドレイン領域を形成する工程と;金属膜を形成した後、該金属膜をパターンニングすることにより、チャンネル領域の内側を覆うゲート電極を形成する工程と;該ゲート電極の少なくとも側壁を覆う所定厚さのスペーサ膜を形成する工程と;露出している半導体層の表面に選択的に第一導電型の半導体層をエピタキシャル成長させる工程と;前記スペーサ膜を選択的に除去する工程とを具備したことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/338
, H01L 29/812
