特許

J-GLOBAL ID：200903001007810565

双対残渣パイプライン型AD変換器

発明者： ヘンドリック、ファン、デール、プロウフ
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公表公報
出願番号（国際出願番号）：特願2006-536244
公開番号（公開出願番号）：特表2007-509564
出願日： 2004年10月18日
公開日（公表日）： 2007年04月12日
要約：

双対残差パイプライン型AD変換器は、第1および第2の残差入力信号から1ビット以上のデジタルビットと、カスケード中の次のステージへ供給するための第1および第2の残差出力信号とを生成する、好ましくは平衡型である、カスケード型のスイッチドキャパシタ双対残差変換器ステージを備えている。好ましくは、第1および第2の残差入力信号は入力キャパシタを充電し、その電荷はその後に演算増幅器によって出力キャパシタへ転送される。スイッチドキャパシタアーキテクチャは演算増幅器のDCオフセット電圧の補償を可能にする。スイッチドキャパシタアーキテクチャは1.5ビット変換器ステージの実施もまた可能にする。

請求項（抜粋）：

カスケード型の双対残差変換器ステージ(S1...SN)を備え、 前記変換器ステージのうちの第1のステージ(S1)が、アナログ入力信号(I)を受け取る手段と、前記アナログ入力信号から1ビット以上のデジタルビット(D1)を取り出す手段(G1)と、前記第1のステージのAD変換後に残る量子化誤差を表す第1および第2の残差信号(A1,B1)を発生する手段(H1)とを備え、 前記カスケード型の双対残差変換器ステージの後続ステージ(S2...SN)のそれぞれが、カスケード中の前のステージによって発生された第1および第2の残差信号(A1...AN-1,B1...BN-1)を受け取る手段と、前記受け取られた第1および第2の残差信号から1ビット以上のさらなるデジタルビット(D2...DN)を取り出す手段(G1...GN)を備え、カスケード中の最後の1ステージを除く前記後続ステージのそれぞれが当該ステージのAD変換後に残る量子化誤差を表す第1および第2の残差信号(A2...AN-1,B2...BN-1)を発生する手段(H1...HN-1)を備えた、 アナログ入力信号をデジタル出力信号に変換する双対残差パイプライン型AD変換器であって、 前記最後の1ステージを除く前記ステージ(S2...SN)のそれぞれが、前記第1および第2の残差信号(A1...AN-1,B1...BN-1)の発生のためのスイッチドキャパシタ手段を備える、双対残差パイプライン型AD変換器。

IPC (1件)：

H03M 1/14

FI (1件)：

H03M1/14 A

Fターム (10件)：

5J022AA15 ,  5J022AB02 ,  5J022BA03 ,  5J022BA04 ,  5J022CA07 ,  5J022CB01 ,  5J022CB06 ,  5J022CE01 ,  5J022CF01 ,  5J022CF02