特許

J-GLOBAL ID：200903001008785149

複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器

発明者： 中村 定一郎
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 西 和哉 ,  志賀 正武 ,  青山 正和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-200639
公開番号（公開出願番号）：特開2005-044864
出願日： 2003年07月23日
公開日（公表日）： 2005年02月17日
要約：

【課題】半導体基板の上に付着するパーティクルの発生を防止し、品質の良い複合半導体基板を製造できる複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器を提供する。【解決手段】支持基板10A上に半導体層206aを含む半導体基板が設けられてなる複合半導体基板の製造方法であって、支持基板10Aと半導体基板とを貼り合わせる工程と、貼り合わせの後に、半導体基板の周端部をドライエッチングにより除去する周端部除去工程と、を含み、周端部除去工程の後に、支持基板10A上にドライエッチングされずに残された半導体基板からなる残渣部Pをウエットエッチングにより除去することを特徴とする。【選択図】 図6

請求項（抜粋）：

支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、 前記支持基板と前記半導体基板とを貼り合わせる工程と、 貼り合わせの後に、前記半導体基板の周端部をドライエッチングにより除去する周端部除去工程と、を含み、 前記周端部除去工程の後に、前記支持基板上にドライエッチングされずに残された半導体基板からなる残渣部をウエットエッチングにより除去することを特徴とする複合半導体基板の製造方法。

IPC (5件)：

H01L27/12 ,  G02F1/1368 ,  H01L21/02 ,  H01L21/336 ,  H01L29/786

FI (4件)：

H01L27/12 B ,  G02F1/1368 ,  H01L21/02 B ,  H01L29/78 627D

Fターム (76件)：

2H092JA23 ,  2H092JA28 ,  2H092JA34 ,  2H092JA37 ,  2H092JA41 ,  2H092JB13 ,  2H092JB22 ,  2H092JB31 ,  2H092JB51 ,  2H092JB57 ,  2H092JB58 ,  2H092JB61 ,  2H092KA03 ,  2H092KA12 ,  2H092MA01 ,  2H092MA05 ,  2H092MA07 ,  2H092MA13 ,  2H092MA18 ,  2H092MA19 ,  2H092MA25 ,  2H092MA27 ,  2H092MA37 ,  2H092NA17 ,  2H092NA19 ,  2H092NA21 ,  2H092NA25 ,  2H092QA06 ,  2H092RA05 ,  5F110AA14 ,  5F110AA26 ,  5F110BB02 ,  5F110CC02 ,  5F110DD02 ,  5F110DD03 ,  5F110DD12 ,  5F110DD13 ,  5F110DD25 ,  5F110EE02 ,  5F110EE04 ,  5F110EE05 ,  5F110EE06 ,  5F110EE09 ,  5F110EE14 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG04 ,  5F110GG12 ,  5F110GG13 ,  5F110GG15 ,  5F110GG24 ,  5F110GG32 ,  5F110GG34 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HL07 ,  5F110HM15 ,  5F110NN04 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN35 ,  5F110NN44 ,  5F110NN46 ,  5F110NN53 ,  5F110NN54 ,  5F110NN55 ,  5F110NN65 ,  5F110NN73 ,  5F110QQ11 ,  5F110QQ17 ,  5F110QQ19