特許

J-GLOBAL ID：200903001010836389

半導体集積回路装置

発明者： 鈴木 和久 ,  高橋 敏郎
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-363148
公開番号（公開出願番号）：特開平11-174115
出願日： 1997年12月15日
公開日（公表日）： 1999年07月02日
要約：

【要約】 (修正有)【課題】 低しきい値電圧のMOSFETを用いつつ、直流試験やスタンバイ時のリーク電流を抑制するCMOS構成のLSIを提供する。【解決手段】 N型ウェル領域に形成されたP型のMOSFETと、P型ウェル領域に形成されたN型のMOSFETとが組合わされたCMOS論理回路LSIにおいて、動作状態では制御信号PDCがハイレベルとなり、スイッチ回路のMN1と反転PDCによってMP2のみがONとなりN型及びP型各ウェル領域NWEL,PWELには動作電圧VDD及びVSSが供給されるが、スタンバイ状態では制御信号PDSがローレベルのため、MP1及びMN2のみがONとなり各ウェル領域NWEL及びPWELにはバックバイアスVBBP及びVBBNが供給されてリーフ電流を抑制する。

請求項（抜粋）：

第1導電型の基板又はウェル領域に形成された第2導電型の第1MOSFETと、第2導電型の基板又はウェル領域に形成された第1導電型の第2MOSFETとが組み合わされて構成されたCMOS論理回路と、上記第1導電型の基板又はウェル領域に対して上記CMOS論理回路の第1MOSFETのソースに供給される動作電圧と上記CMOS論理回路を構成する第1MOSFETにバックバイアス電圧とを選択的に与える第2導電型のMOSFETからなる第1スイッチ回路と、上記第2導電型の基板又はウェル領域に対して上記CMOS論理回路の第2MOSFETのソースに供給される動作電圧と上記CMOS論理回路を構成する第2MOSFETにバックバイアス電圧と選択的に与える第1導電型のMOSFETからなる第2スイッチ回路とを備え、通常動作時には上記第1と第2のスイッチ回路により上記動作電圧を与え、半導体集積回路装置の直流試験モード又は上記CMOS論理回路が動作を行わない状態のスタンバイモードのときには上記バックバイアス電圧を供給してなることを特徴とする半導体集積回路装置。

IPC (7件)：

G01R 31/26 ,  G01R 31/28 ,  H01L 27/118 ,  H01L 21/8238 ,  H01L 27/092 ,  H03K 19/00 ,  H03K 19/094

FI (7件)：

G01R 31/26 G ,  G01R 31/26 B ,  H03K 19/00 B ,  G01R 31/28 V ,  H01L 21/82 M ,  H01L 27/08 321 L ,  H03K 19/094 D