特許
J-GLOBAL ID：200903001015125588

ラインバッファ制御装置

発明者：
渡辺 敦

渡辺 敦 について


出願人/特許権者：
株式会社リコー

株式会社リコー について


代理人 (1件)： 大澤 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平10-003810
公開番号（公開出願番号）：特開平11-203469
出願日： 1998年01月12日
公開日（公表日）： 1999年07月30日
要約：
【要約】【課題】 ラインバッファ制御装置のコストを低減できるようにする。【解決手段】 メモリ2から1ライン目の1番目のデータ(1ビット)を読み込み、9ビットレジスタ3の0ビット目に格納すると同時に、ラインバッファ1のアドレス(AD)0のリードを行ない、このデータ(8ビット)をレジスタ3の8〜1ビット目に格納し、その後レジスタ3の7〜0ビット目のデータをバッファ1のAD0にライトする。以後、メモリ2から1ライン目の2番目のデータを読み込む時はバッファ1のAD1に、3番目のデータを読み込む時はAD2にアクセスする。1ライン分のアクセスが終わると、2〜8ライン目までの制御も上述と同様に行ない、9ライン目の制御を行なう時に、レジスタ3の8〜1ビット目にバッファ1の1〜8ライン目のデータを、0ビット目にメモリ2からの9ライン目のデータを格納し、その9ライン分のデータによってマッチングマトリックスを生成する。
請求項（抜粋）：
ラインバッファを制御してスムージング用マッチングマトリックスパターンを生成するラインバッファ制御装置において、前記スムージング用マッチングマトリックスパターンを生成する際に、前記ラインバッファに1ビット単位のリード/ライトを行なう手段を設けたことを特徴とするラインバッファ制御装置。
IPC (6件)：
G06T 5/30 ,  B41J 5/30 ,  G06F 3/12 ,  G09G 5/00 510 ,  G09G 5/28 610 ,  H04N 1/409
FI (6件)：
G06F 15/66 415 ,  B41J 5/30 Z ,  G06F 3/12 B ,  G09G 5/00 510 P ,  G09G 5/28 610 C ,  H04N 1/40 101 D
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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