特許

J-GLOBAL ID：200903001050104992

半導体装置及びその製造方法

発明者： 田辺 晋司 ,  丸子 亜登
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願2003-002476
公開番号（公開出願番号）：特開2004-214561
出願日： 2003年01月08日
公開日（公表日）： 2004年07月29日
要約：

【課題】半導体チップ上に絶縁膜を介して外部端子と再配線とが形成される半導体装置において、従来は外部端子、若しくは再配線からのノイズの影響から電子回路を保護する為、接地電位層を設けていたが、この接地電位層の為に工程が大幅に増加し、さらに、半導体装置の厚さが厚くなってしまう可能性があった。【解決手段】本発明では、基板上の多層配線、即ち、それぞれが層間絶縁膜を介して積層された複数の層と、それぞれの層内に形成された配線とを有する多層配線の最上位の層内において、配線が配置された領域以外の領域に、定電位が与えられるノードに電気的に接続するメタル部材が形成される。これにより、工程を大幅に増加することなく、かつ、半導体装置の厚さを厚くすることなく、電子回路がノイズの影響を受けてしまう可能性を低減することができる。【選択図】 図1

請求項（抜粋）：

半導体チップ上に形成された電極と、 開口部を備え、該開口部により前記電極の上面を露出するように、前記半導体チップ上に形成された絶縁膜と、 前記絶縁膜の上方に形成された外部端子と、 前記開口部を介して前記電極と前記外部端子とを電気的に接続し、前記絶縁膜上に形成された第1配線とを備えた半導体装置において、 前記半導体チップは、キャパシタを含む複数の電子素子が上面に形成された基板と、前記電子素子上及び前記基板上に形成された多層配線とを有し、 前記多層配線は、それぞれが層間絶縁膜を介して積層された複数の層と、前記複数の層内にそれぞれ形成された第2配線とを有し、 前記第2配線と前記電子素子とは電気的に接続して電子回路を構成し、 前記複数の層のうち、最上位の層内において、前記第2配線が配置された領域以外の領域に形成され、かつ、前記キャパシタの上方に位置するメタル部材を有し、 前記メタル部材は、所定電位が与えられるノードに電気的に接続されることを特徴とする半導体装置。

IPC (4件)：

H01L21/3205 ,  H01L21/822 ,  H01L23/12 ,  H01L27/04

FI (5件)：

H01L21/88 S ,  H01L23/12 501P ,  H01L27/04 C ,  H01L27/04 H ,  H01L23/12 B

Fターム (22件)：

5F033HH08 ,  5F033HH11 ,  5F033HH19 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033RR22 ,  5F033SS08 ,  5F033SS11 ,  5F033VV03 ,  5F033VV07 ,  5F033XX33 ,  5F038AC03 ,  5F038AC05 ,  5F038AC17 ,  5F038BH10 ,  5F038BH19 ,  5F038EZ20

引用特許：

審査官引用 (4件)

• 特開平4-179233
  
• 特開平4-174543
  
• 半導体装置
  公報種別：公開公報   出願番号：特願平11-035759   出願人：カシオ計算機株式会社
• 特開平4-179233