特許

J-GLOBAL ID：200903001052847739

出力バッファの同時動作抑止回路

発明者： 植田 克
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-116602
公開番号（公開出願番号）：特開平7-095039
出願日： 1992年05月11日
公開日（公表日）： 1995年04月07日
要約：

【要約】【目的】LSIにおける出力バッファの同時動作の抑止を、小量のハードウェアで実現する。【構成】イネーブル状態では、LSI内部の信号をLSI外部に出力し、非イネーブル状態では、出力が高インピーダンス状態となる複数個の出力バッファと、クロック信号を入力し、複数庫の出力バッファのイネーブル端子に1クロック中の特定部分をイネーブル状態とする複数種類のイネーブル信号を出力するイネーブル信号生成回路を有し、複数の出力バッファのイネーブルタイミングに差を与えることにより同時動作を抑止する。

請求項（抜粋）：

イネーブル状態では、LSI内部の信号をLSI外部に出力し、非イネーブル状態では、出力が高インピーダンス状態となる複数個の出力バッファと、クロック信号を入力し、前記複数個の出力バッファのイネーブル端子に1クロック中の特定部分をイネーブル状態とする複数種類のイネーブル信号を出力するイネーブル信号生成回路とを有し、複数の出力バッファのイネーブルタイミングに差を与えることにより同時動作を抑止することを特徴とするLSIにおける出力バッファの同時動作抑止回路。

IPC (3件)：

H03K 19/0175 ,  G06F 3/00 ,  H03K 17/16

FI (2件)：

H03K 19/00 101 J ,  H03K 19/00 101 N