特許
J-GLOBAL ID:200903001055531481

DRAM積層パッケージ、DIMM及び半導体製造方法

発明者:
出願人/特許権者:
代理人 (2件): 小川 勝男 ,  田中 恭助
公報種別:公開公報
出願番号(国際出願番号):特願2005-110752
公開番号(公開出願番号):特開2006-294093
出願日: 2005年04月07日
公開日(公表日): 2006年10月26日
要約:
【課題】 半導体試験装置から高速DRAM積層パッケージに対して試験及び/又は救済を可能にしたDRAM積層パッケージ、DIMM並びに半導体製造方法を提供することにある。 【解決手段】 積層した複数のDRAM4と試験装置1が接続される少なくともアドレス、コマンド及びデータ入出力用の外部端子との間にインターフェースチップ2を設け、前記複数のDRAMと前記インターフェースチップとをパッケージに実装して構成し、前記インターフェースチップ2には、前記複数のDRAMを試験するための試験パターンを生成するアルゴリズミックパターン発生部10と、該生成された試験パターンを前記複数のDRAMに印加する印加回路20、21と、前記複数のDRAMからの応答信号と期待値とを比較判定する比較器18とを有するテスト回路8を備えたDRAM積層パッケージ。【選択図】 図5
請求項1:
積層した複数のDRAMと試験装置が接続される少なくともアドレス、コマンド及びデータ入出力用の外部端子との間にインターフェースチップを設け、 前記複数のDRAMと前記インターフェースチップとをパッケージに実装し、 前記パッケージの前記アドレス、コマンド及びデータ入出力用の前記外部端子に試験装置を接続し、 前記試験装置から前記パッケージの前記外部端子に前記DRAMを試験するための試験パターンを印加し、 前記パッケージ内の前記DRAMからの応答信号と期待値とを比較判定することで、前記パッケージ内の前記インターフェースチップと前記DRAMとの間の前記アドレスの信号線、前記コマンドの信号線、及び前記データの信号線の接続を試験することを特徴とするDRAM積層パッケージの試験方法。
IPC (4件):
G11C 29/12 ,  G11C 29/44 ,  G11C 11/401 ,  G01R 31/28
FI (5件):
G11C29/00 671Z ,  G11C29/00 655S ,  G11C11/34 371A ,  G11C11/34 371D ,  G01R31/28 B
Fターム (32件):
2G132AA08 ,  2G132AA14 ,  2G132AB01 ,  2G132AC03 ,  2G132AD06 ,  2G132AD15 ,  2G132AE11 ,  2G132AE14 ,  2G132AE19 ,  2G132AE22 ,  2G132AG01 ,  2G132AG08 ,  2G132AH07 ,  2G132AK13 ,  2G132AK15 ,  2G132AK29 ,  5L106AA01 ,  5L106BB01 ,  5L106CC14 ,  5L106DD11 ,  5L106FF01 ,  5L106GG02 ,  5M024AA27 ,  5M024BB30 ,  5M024DD40 ,  5M024KK40 ,  5M024LL16 ,  5M024MM11 ,  5M024PP01 ,  5M024PP02 ,  5M024PP07 ,  5M024PP10
引用特許:
出願人引用 (4件)
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審査官引用 (3件)
  • 半導体装置
    公報種別:公開公報   出願番号:特願2002-018455   出願人:富士通株式会社
  • 単一ICチップに代わるICチップ積層体
    公報種別:公表公報   出願番号:特願平7-507114   出願人:イルビンセンサーズコーポレーション
  • 半導体装置
    公報種別:公開公報   出願番号:特願2001-225387   出願人:三菱電機株式会社

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