特許
J-GLOBAL ID：200903001056996267
共有メモリの非同期アクセス方式
発明者：
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出願人/特許権者：
代理人 (1件)：
伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-288685
公開番号（公開出願番号）：特開平6-139135
出願日： 1992年10月27日
公開日（公表日）： 1994年05月20日
要約：
【要約】【目的】 本発明は処理モジュールと共有メモリモジュールとがシステムバスを介して接続された計算機システムにおいて、処理モジュールがシステムバスを介して共有メモリモジュールに読み出し命令のアクセスを要求する非同期アクセス方式に関し、処理モジュールの内部バッファの内容を無効化する機能の多くをハードウェアで実現することを目的とする。【構成】 計算機システムは一又は二以上の処理モジュール10と一又は二以上の共有メモリモジュール30とがシステムバス20を介して接続されている。処理モジュール30は中央処理ユニット12のソフトウェアによる無効化指示だけでなく、内部バッファ制御回路44及び内部バス制御回路43のいずれか一方により、複数の無効化条件のうちいずれか一の無効化条件成立時に、内部バッファ41の内容を無効化する。
請求項（抜粋）：
少なくともメインメモリ(11)、中央処理ユニット(12)及びシステムバス(20)への接続ユニット(13)を備えた一又は二以上の処理モジュール(10)と、少なくとも共有メモリユニット(31)及び前記システムバス(20)への接続ユニット(32)を備えた一又は二以上の共有メモリモジュール(30)とを有する計算機システムの、前記処理モジュール(10)内の接続ユニット(13)が前記中央処理ユニット(12)による前記共有メモリモジュール(30)への読み出しを認識した際に、前記システムバス(20)を介して前記共有メモリモジュール(30)にブロック読み出しを要求する非同期アクセス方式であって、前記処理モジュール(10)内の接続ユニット(13)は、少なくとも前記共有メモリモジュール(30)から読み出されたデータを格納する内部バッファ(41)と、前記システムバス(20)に接続されるシステムバス制御回路(42)と、前記中央処理ユニット(12)に内部バス(16)を介して接続される内部バス制御回路(43)と、該内部バス制御回路(43)からの信号に基づき前記内部バッファ(41)の書き込み/読み出し制御を行なう内部バッファ制御回路(44)とを有し、該内部バッファ制御回路(44)及び該内部バス制御回路(43)のいずれか一方により、複数の無効化条件のうちいずれか一の無効化条件成立時に、前記内部バッファ(41)の内容を無効化することを特徴とする共有メモリの非同期アクセス方式。
IPC (2件)：
G06F 12/00 571
, G06F 15/16 320
