特許

J-GLOBAL ID：200903001063519016

加算器および集積回路

発明者： エドワード クレイトン モルガン
出願人/特許権者： ルーセント テクノロジーズ インコーポレイテッド
代理人 (1件)： 三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願2000-137224
公開番号（公開出願番号）：特開2000-330764
出願日： 2000年05月10日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】 2個より多くのオペランドを入力可能な加算器を実現する。【解決手段】 加算器10は、加算されるべきオペランドの一部22,24,26を、対応するキャリーイン入力50,52とともに受け取る第1加算器回路20を有する。第1加算器回路20は、和出力28およびキャリーアウト出力54,56を提供する。第2加算器回路30は、加算されるべきオペランドの別の部分32,34,36を、対応するキャリーイン入力68,70とともに受け取る。第1加算器回路20と第2加算器回路30の間のマルチプレクサ58,62は、第2加算器回路30へのキャリーイン入力68,70が第1加算器回路20へのキャリーイン入力50,52と同一であるか、それとも、第2加算器回路30へのキャリーイン入力68,70が独立であるかを決定する。本発明の加算器は、3個以上の加算器回路で構成することも可能である。

請求項（抜粋）：

kを3以上の整数として、k個のオペランド(22,24,26)と、k-1個のキャリーイン入力とを受け取り、k個のオペランドとk-1個のキャリーイン入力との和(28)と、k-1個のキャリーアウト出力(54,56)とを出力する第1加算器回路(20)と、それぞれ、前記第1加算器回路へのk-1個のキャリーイン入力(50,52)のうちの1つを受け取る第1入力と、前記第1加算器回路からのk-1個のキャリーアウト出力のうちの1つを受け取る第2入力と、第1入力および第2入力のうちの一方を出力として選択するための選択入力(62)とを有するk-1個のマルチプレクサ(58,60)と、mを3以上の整数として、m個のオペランド(32,34,36)と、m-1個のキャリーイン入力(68,70)とを受け取り、m個のオペランドとm-1個のキャリーイン入力との和(38)を出力する第2加算器回路(30)とを有する加算器(10)において、前記選択入力が第1状態のとき、前記第1加算器回路からのキャリーアウト出力が前記第2加算器回路にキャリーイン入力として入力されて前記第1加算器回路および前記第2加算器回路は単一の加算器として動作し、前記選択入力が第2状態のとき、前記第1加算器回路および前記第2加算器回路は独立の加算器としてスプリットモードで動作することを特徴とする加算器。

FI (2件)：

G06F 7/50 M ,  G06F 7/50 N

引用特許：

出願人引用 (2件)

• 演算回路
  公報種別：公開公報   出願番号：特願平5-094737   出願人：日本電気株式会社
• 特開昭52-155027