特許
J-GLOBAL ID：200903001097683281

フラッシュメモリを用いた記憶装置、その消去回数平準化方法、及び消去回数平準化プログラム

発明者：
田中 勝也

田中 勝也 について

, 
島田 健太郎

島田 健太郎 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 磯野 道造
公報種別：公開公報
出願番号（国際出願番号）：特願2006-092217
公開番号（公開出願番号）：特開2007-265265
出願日： 2006年03月29日
公開日（公表日）： 2007年10月11日
要約：
【課題】複数のフラッシュメモリ・モジュールに渡って消去回数平準化を施し、ストレージ装置を長寿命化する。【解決手段】(1)複数のフラッシュメモリ・モジュールPDEV(P00〜P35)をまとめたウエアレベリング・グループWDEV(W00〜W30)を定義する。(2)ストレージコントローラは、WDEV内複数のPDEVの論理ページアドレスをまとめて、仮想ページアドレスにマッピングする。(3)複数のWDEVを組み合わせてRAIDグループ(VDEV)を構成する。(4)一つのVDEV内の領域を組み合わせて、あるいは複数のVDEVで、論理ボリウムを構成する。(5)ストレージコントローラは、論理ページアドレス空間内所定領域毎の延べ書込み容量を計数管理し、論理ページアドレス間のデータ移動と論理対仮想ページアドレス・マッピング変更により消去回数平準化を実行する。【選択図】図6
請求項（抜粋）：
記憶装置コントローラと、記憶媒体として複数のフラッシュメモリ・モジュールとを有するフラッシュメモリを用いた記憶装置であって、 前記フラッシュメモリ・モジュールは、1個以上のフラッシュメモリ・チップと、前記フラッシュメモリ・チップに属するブロックの消去回数を平準化するためのメモリコントローラとを有し、 前記記憶装置コントローラは、複数の前記フラッシュメモリ・モジュールを組み合わせて第1の論理グループを構成し、前記第1の論理グループに属する前記フラッシュメモリ・モジュールにアクセスするための第1のアドレスを前記記憶装置コントローラの内部で扱うための第2のアドレスに変換し、前記第1の論理グループを複数組み合わせて第2の論理グループを構成する ことを特徴とするフラッシュメモリを用いた記憶装置。
IPC (4件)：
G06F 12/00 ,  G06F 12/16 ,  G06F 3/08 ,  G06F 3/06
FI (6件)：
G06F12/00 542K ,  G06F12/00 514E ,  G06F12/16 310A ,  G06F3/08 H ,  G06F3/06 301J ,  G06F3/06 305C
Fターム (15件)：
5B018GA04 ,  5B018HA23 ,  5B018NA06 ,  5B065BA05 ,  5B065CA12 ,  5B065CC02 ,  5B065CC04 ,  5B065CC08 ,  5B065CE11 ,  5B065CH01 ,  5B065EA03 ,  5B065EA12 ,  5B082CA20 ,  5B082FA04 ,  5B082JA06
引用特許：
出願人引用 (1件) 審査官引用 (2件)
  • 情報記憶装置
    公報種別：公開公報   出願番号：特願平11-005130   出願人：興和株式会社
  • データ記憶システム
    公報種別：公開公報   出願番号：特願平8-025158   出願人：株式会社エクシング, ブラザー工業株式会社

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