特許
J-GLOBAL ID：200903001120490810
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-074011
公開番号（公開出願番号）：特開平6-291146
出願日： 1993年03月31日
公開日（公表日）： 1994年10月18日
要約：
【要約】【目的】 高ドレイン耐圧を得ることができるオフセットゲート構造を備えた半導体装置を得る。【構成】 半絶縁性GaAs基板1a上にn-GaAs層2とi-GaAs層13をこの順にエピタキシャル成長し、i-GaAs層13上の所定位置にWSiからなるゲート電極3を形成し、この後、Siイオンをn-GaAs層2とi-GaAs層13の所定領域に注入し、ソースとなるn+ -GaAs層5をゲート電極に近づけて形成し、ドレインとなるn+ -GaAs層6をゲート電極3から遠ざけて形成する。
請求項（抜粋）：
半導体層中に活性層となる第1の第1導電型層と、ソース,ドレインとなる上記第1の第1導電型層よりも高不純物濃度の第2の第1導電型層を有し、上記ドレインとなる第1導電型層が上記ソースとなる第1導電型層よりもゲート電極から遠い位置に離されて形成されたオフセットゲート構造を有する半導体装置において、上記活性層となる第1の第1導電型層上に該第1の第1導電型層よりも低不純物濃度の第3の第1導電型層を形成し、該第3の第1導電型層上に上記ゲート電極を形成したことを特徴とする半導体装置。
IPC (2件)：
H01L 21/338
, H01L 29/812
H01L 29/80 F
, H01L 29/80 B
