特許

J-GLOBAL ID：200903001146854976

論理チップ

発明者： エリオット・ローレンス・ゴウルド ,  ダグラス・ウエイン・ケメラー ,  ランス・アラン・マクアリスター ,  ロナルド・アラン・パイロ ,  ガイ・レイモンド・リチャードソン ,  デボラ・アン・ウエルバーン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-202939
公開番号（公開出願番号）：特開平8-204162
出願日： 1987年12月18日
公開日（公表日）： 1996年08月09日
要約：

【要約】【解決課題】同一の半導体チップ上に標準セル及びゲート・アレイ・セルを有し、設計変更に迅速に対処し得る能力を維持しつつ、最適の集積密度を実現できる論理チツプを提供すること。【解決手段】本発明の論理チツプは、半導体基板の中心部分に複数の隣接する内部セル位置を有し、周辺部分に複数の隣接する外部セル位置を有する。内部セル位置のうちの選択されたセル位置に標準セル論理回路が配置され、残りの内部セル位置のうちの選択されたセル位置にゲート・アレイ・セル論理回路が配置される。また、外部セル位置のうちの選択されたセル位置に標準セル入出力回路が配置され、残りの外部セル位置のうちの選択されたセル位置にゲート・アレイ・セル入出力回路が配置される。半導体基板は、基板の周囲に沿って外部セル位置を横切るように配置されたガード・リングをもつことができる。

請求項（抜粋）：

(a)隣接して配置された複数個のセル位置を有する半導体基板と、(b)前記セル位置のうちの選択されたセル位置に形成された複数の標準セル論理回路と、(c)残りのセル位置のうちの選択されたセル位置に形成された複数のゲート・アレイ・セル論理回路とを有し、前記標準セル論理回路のうちの少くとも一部の標準セル論理回路が前記ゲート・アレイ・セル論理回路と隣接して配置されるように、前記標準セル論理回路及び前記ゲート・アレイ・セル論理回路が混在して形成されている、論理チツプ。

IPC (4件)：

H01L 27/118 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/82 M ,  H01L 21/82 B ,  H01L 27/04 A

引用特許：

審査官引用 (9件)

• 特開昭61-024250
  
• 特開昭61-202450
  
• 特開昭60-095935
  
• 特開昭61-024250
  
• 特開昭60-234231
  
• 特開昭60-234341
  
• 特開昭60-110137
  
• 特開昭61-024250
  
• 特開昭61-123153