特許
J-GLOBAL ID：200903001153623211
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平3-154835
公開番号（公開出願番号）：特開平5-003291
出願日： 1991年06月26日
公開日（公表日）： 1993年01月08日
要約：
【要約】【目的】 出力段インバータ回路に適した、縦型PNPトランジスタ(11)とDMOSFET(12)とを効率的に集積化する。【構成】 基板(16)上に第1と第2のエピタキシャル層(17)(18)を形成し、基板(16)表面にN+型埋め込み層(19)を、第1のエピタキシャル層(17)表面にP+型コレクタ埋め込み層(24)を形成する。ベースとなる領域の表面にP+型エミッタ領域(26)を形成して縦型PNPトランジスタ(11)とする。P+型エミッタ領域(26)と同時的にP+型拡散領域(28)のボディ領域(29)を形成する。P+型ボディ領域(29)と一体化するようにP型チャンネル領域(30)を形成し、N+型ソース領域(31)とゲート電極(32)を形成してDMOSFET(12)とする。そして、縦型PNPトランジスタ(11)とDMOSFET(12)とを同一の島領域(21)に形成する。
請求項（抜粋）：
一導電型の半導体基板と、前記基板の上に順次積層した逆導電型の第1と第2のエピタキシャル層と、前記基板と第1のエピタキシャル層との境界部に形成した逆導電型の埋め込み層と、前記逆導電型の埋め込み層を囲むようにして前記第1と第2のエピタキシャル層を貫通し、一方導電型トランジスタとDMOSFETを形成するための1つの島領域を形成する一導電型の分離領域と、前記第1と第2のエピタキシャル層との境界部に形成し、前記逆導電型埋め込み層の一部に境を接する前記一方導電型トランジスタの一導電型のコレクタ埋め込み層と、前記第2のエピタキシャル層表面から前記コレクタ埋め込み層に達する一導電型のコレクタ導出領域と、前記コレクタ埋め込み層と前記コレクタ導出領域とで囲まれた、前記一方導電型トランジスタのベースとなる領域と、前記ベースとなる領域の表面に形成した、前記一方導電型トランジスタの一導電型のエミッタ領域と、前記コレクタ埋め込み層を形成しない逆導電型埋め込み層上の第2のエピタキシャル層表面に、前記一方導電型トランジスタのエミッタ領域と同時的に形成されたDMOSFETの一導電型拡散領域のボディ領域と、前記ボディ領域と一体的に形成され、DMOSFETのチャンネルとなる前記一導電型拡散領域のチャンネル領域と、前記一導電型拡散領域の表面に形成したDMOSFETの逆導電型のソース領域と、前記チャンネル領域の上にゲート絶縁膜を介して設置したDMOSFETのゲート電極とを具備することを特徴とする半導体集積回路。
IPC (2件)：
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