特許
J-GLOBAL ID：200903001169352978

半導体素子の薄膜トランジスタ製造方法

発明者：
李 佳 媛

李 佳 媛 について


出願人/特許権者：
株式会社ハイニックスセミコンダクター

株式会社ハイニックスセミコンダクター について


代理人 (1件)： 中川 周吉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-372346
公開番号（公開出願番号）：特開2003-017708
出願日： 2001年12月06日
公開日（公表日）： 2003年01月17日
要約：
【要約】【課題】 負荷トランジスタの均一性及び信頼性を向上させることが可能な半導体素子の薄膜トランジスタ製造方法を提供すること。【解決手段】 半導体基板にアクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、前記層間絶縁膜上に所定のパターンでゲートを形成した後、全体上部にゲート酸化膜を形成する段階と、ゲート酸化膜及び層間絶縁膜の所定の領域をエッチングして駆動トランジスタのドレインを露出させる段階と、全体上部に非晶質シリコン薄膜を形成する段階と、アニーリング工程で非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、ゲート上部の単結晶シリコン薄膜を除いた所定の領域に不純物を注入してソース/ドレインを形成する段階とからなる。
請求項（抜粋）：
半導体基板にアクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、前記層間絶縁膜上に所定のパターンでゲートを形成した後、全体上部にゲート酸化膜を形成する段階と、前記ゲート酸化膜及び層間絶縁膜の所定の領域をエッチングして前記駆動トランジスタのドレインを露出させる段階と、全体上部に非晶質シリコン薄膜を形成する段階と、アニーリング工程で前記非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、前記ゲート上部の前記単結晶シリコン薄膜を除いた所定の領域に不純物を注入してソース/ドレインを形成する段階とからなることを特徴とする半導体素子の薄膜トランジスタ製造方法。
IPC (5件)：
H01L 29/786 ,  H01L 21/20 ,  H01L 21/336 ,  H01L 21/8244 ,  H01L 27/11
FI (4件)：
H01L 21/20 ,  H01L 29/78 613 B ,  H01L 29/78 627 G ,  H01L 27/10 381
Fターム (37件)：
5F052AA02 ,  5F052AA11 ,  5F052AA12 ,  5F052AA17 ,  5F052DA02 ,  5F052GA01 ,  5F052GB03 ,  5F052GB04 ,  5F052GB06 ,  5F052JA01 ,  5F083BS13 ,  5F083BS32 ,  5F083HA02 ,  5F083MA06 ,  5F083MA15 ,  5F083PR33 ,  5F083PR40 ,  5F110AA04 ,  5F110BB07 ,  5F110CC02 ,  5F110CC08 ,  5F110DD05 ,  5F110DD11 ,  5F110EE28 ,  5F110EE30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG60 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HM17 ,  5F110PP01 ,  5F110PP03 ,  5F110PP10 ,  5F110PP36 ,  5F110QQ11 ,  5F110QQ19
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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