特許
J-GLOBAL ID：200903001198749330
定電圧回路
発明者：
,
,
,
出願人/特許権者：
代理人 (1件)：
倉田 政彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-012058
公開番号（公開出願番号）：特開平5-204479
出願日： 1992年01月27日
公開日（公表日）： 1993年08月13日
要約：
【要約】【目的】PMOSトランジスタとNMOSトランジスタとダイオード及び抵抗を組み合わせて構成されるバンドギャップ定電圧回路において、電源投入後、所定の出力電圧が得られるまでの時間を短縮する。【構成】PMOSトランジスタP1,P2,P3とNMOSトランジスタN1,N2及びダイオードD1,D2,D3と抵抗R,xRから構成されるバンドギャップ基準電圧回路において、電源投入時に各MOSトランジスタP1,P2,P3,N1,N2のゲート端子にダイオードD4,D5を介して所定の電圧を供給するように構成した。【効果】電源投入された初期状態から、各MOSトランジスタのゲート電位が確定し、速やかに安定した出力電圧Voが得られる。
請求項（抜粋）：
高電位の電源端子に接続された第1及び第2のPMOSトランジスタによる第1のカレントミラー回路と、第1のカレントミラー回路に直列に接続された第1及び第2のNMOSトランジスタによる第2のカレントミラー回路を備え、第1のNMOSトランジスタのソース端子が第1のダイオードのアノード・カソード間を介して低電位の電源端子に接続され、第2のNMOSトランジスタのソース端子が第1の抵抗と第2のダイオードのアノード・カソード間を介して低電位の電源端子に接続されて定電流回路を構成し、第1及び第2のPMOSトランジスタとゲート端子が共通で、前記定電流回路に比例した電流を流し、ドレイン端子が第2の抵抗と第3のダイオードのアノード・カソード間を介して低電位側の電源端子に接続され、第3のPMOSトランジスタのドレイン端子を出力端子とするバンドギャップ基準電圧回路において、高電位の電源端子の電圧が上昇すると共に出力が低電位から高電位へと変化する起動回路と、起動回路の出力端子にカソード端子が接続され、アノード端子が前記各PMOSトランジスタのゲート端子に接続された第4のダイオードと、前記起動回路の出力電位とは高電位と低電位が反転している電位にアノード端子が接続され、カソード端子が前記各NMOSトランジスタのゲート端子に接続された第5のダイオードとを設けたことを特徴とする定電圧回路。
引用特許：
前のページに戻る
