特許
J-GLOBAL ID：200903001202447335
符号化装置およびファクシミリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
宮川 俊崇
公報種別：公開公報
出願番号（国際出願番号）：特願平7-171473
公開番号（公開出願番号）：特開平8-340451
出願日： 1995年06月14日
公開日（公表日）： 1996年12月24日
要約：
【要約】【目的】 既存の回路を利用して効率的な転送を可能にした符号化装置およびファクシミリ装置を実現する。【構成】 ホストインターフェース部と全体システム制御部と画像解析部と符号化部と符号データまたは機能コード生成部とからなる符号化装置において、生成するデータを選択する第1のマルチプレクサと、生成するデータ長を選択する第2のマルチプレクサと、S/Pシフトレジスタのシフト量をカウントするカウンタの出力をデコードしているカウンタデータデコーダとを設け、有効な端数ビットに無効なパッドビットを付加することにより、バイト、ワード、Wワード境界に区切って、ホストインターフェース部へ転送する。【効果】 現在符号化に使用している回路をそのまま使用して、簡単で高速にハードウエアにより、ラインの境目をバイト境界に合わせることができる。
請求項（抜粋）：
ホストインターフェース部と全体システム制御部と画像解析部と符号化部と符号データまたは機能コード生成部とからなる符号化装置において、生成するデータ(コード)を選択する第1のマルチプレクサと、生成するデータ長(コード長)を選択する第2のマルチプレクサと、選択されたデータをパラレル/シリアル変換するP/Sシフトレジスタと、選択されたデータ長をカウントする第1のカウンタと、これら各部の出力から符号化されたシリアルデータを生成する符号シリアルデータ生成部と、前記符号シリアルデータ生成部の出力をバイト、ワード、Wワード単位にシリアル/パラレル変換するS/Pシフトレジスタと、前記S/Pシフトレジスタのシフト量をカウントする第2のカウンタと、前記第2のカウンタの出力をデコードしているカウンタデータデコーダと、それらの内部ブロックの制御を司り、かつ外部ブロックとのインターフェースを行うブロック内制御部、とからなり、かつ、前記カウンタデータデコーダの出力を前記第2のマルチプレクサに入力する手段と、パッドビットを前記第1のマルチプレクサに入力する手段と、シーケンス的に自動スタートをかける自動スタート手段とを備え、有効な端数ビットに無効なパッドビットを付加することにより、バイト、ワード、Wワード境界に区切って、ホストインターフェース部へ転送することを特徴とする符号化装置。
IPC (3件)：
H04N 1/413
, H03M 7/46
, H03M 9/00
H04N 1/413 Z
, H03M 7/46
, H03M 9/00 A
