可変時間遅延回路とその方法

発明者： ,
出願人/特許権者：
代理人 (1件)：谷義一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-280401
公開番号（公開出願番号）：特開平9-153773
出願日： 1996年09月30日
公開日（公表日）： 1997年06月10日
要約：

【要約】【課題】キャパシタンス絶対値およびキャパシタンス電圧係数の有害な影響を受けずかつ電流DACにおける低周波数変動またはドリフトの有害な影響も製造工程が原因となるDACの電流変動および容量値変動の影響も受けない時間遅延を提供する。【解決手段】電流ディジタル・アナログ変換器(DAC)を用いて、同様のキャパシタンス構造を有する2つのキャパシタが順次的に充電される。スレッシホールド・レベル・キャパシタはスレッシホールド・レベルを比較器に供給し、ランピング・キャパシタは、このスレッシホールドまでランピングして遅延時間を供給するのに用いられる。比較器は、スレッシホールド・レベル・キャパシタにより供給されるスレッシホールド・レベルとランピング・キャパシタにより供給されるランプとを用いて遅延パルスを供給するので、分解能はディジタル素子だけで得られる分解能より優れている。

請求項（抜粋）：

可変時間遅延回路において、第1のディジタル制御可能な電流源と、前記第1のディジタル制御可能な電流源により充電されるように接続されて、前記第1のディジタル制御可能な電流源の関数としてランピング電圧を供給する第1のキャパシタと、前記第1のキャパシタに接続されて前記ランピング電圧をスレッシホールド電圧と比較して、前記比較を示す出力信号を所望の時間遅延後に供給する比較器と、前記ディジタル制御可能な電流源と前記第1のキャパシタとに接続されて、前記制御可能な電流源が付与する電流量を変化させることおよび前記第1のキャパシタの充電開始時刻を制御することによって前記所望の時間遅延を制御する制御ブロックとを備えたことを特徴とする可変時間遅延回路。

引用特許：

出願人引用 (1件)

時分割回路
公報種別：公開公報出願番号：特願平5-187838 出願人：株式会社日立製作所, 株式会社日立画像情報システム

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