特許

J-GLOBAL ID：200903001208489625

電子計算機及び電子計算機のメモリ障害回避方法

発明者： 水野 聡
出願人/特許権者： 株式会社東芝
代理人 (1件)： 本田 崇
公報種別：公開公報
出願番号（国際出願番号）：特願平11-019466
公開番号（公開出願番号）：特開2000-222232
出願日： 1999年01月28日
公開日（公表日）： 2000年08月11日
要約：

【要約】【課題】 メモリの二重化を行うことなく、マルチビットエラーを回避することができる電子計算機及び電子計算機のメモリ障害回避方法を提供する。【解決手段】 チェックポイントのタイミングで、主記憶装置1のECCエラー検出機構2を参照し、シングルビットエラーが検出されていれば、そのエラー発生アドレス及び対応するデータを主記憶装置1上の特定領域1Aに保存し、その後ECCエラー検出機構2が再度エラー検出できるように再設定する。以後チェックポイント毎に上記アドレスに対するデータを主記憶装置1から読み出して特定領域1Aに保存する。そして、マルチビットエラーが発生した場合には、エラーが発生したアドレスに基づき特定領域1Aに元のデータが保存されているか否かを調べ、保存されていた場合にはロールバック後にそのデータを主記憶装置1のエラー発生したアドレスに書き戻す。

請求項（抜粋）：

一定時間間隔で設定されたチェックポイント毎にCPUのキャッシュやレジスタの状態を保存し、またチェックポイント間で主記憶装置にデータの書き込みが行われた場合に書き込み前のデータとそのアドレスをバックアップ保存し、前記主記憶装置のマルチビットエラーが発生した場合には、前記CPUのキャッシュやレジスタの内容及び前記主記憶装置の内容を前回のチェックポイント時の状態にロールバックするチェックポイント/ロールバック方式の電子計算機のメモリ障害回避方法であって、前記主記憶装置においてシングルビットエラーが検出された場合、そのアドレスを記憶し、前記チェックポイント毎に前記アドレスに基づき前記シングルビットエラーを発生したアドレスのデータを保存し、前記記憶したアドレスでマルチビットエラーが発生した場合には、前記保存しておいたデータを用いてロールバックした後に前記主記憶装置の前記アドレスに書き込むことを特徴とする電子計算機のメモリ障害回避方法。

IPC (2件)：

G06F 11/14 310 ,  G06F 12/16 310

FI (2件)：

G06F 11/14 310 B ,  G06F 12/16 310 R

Fターム (11件)：

5B018GA06 ,  5B018HA21 ,  5B018HA22 ,  5B018KA03 ,  5B018KA21 ,  5B018MA01 ,  5B018RA02 ,  5B018RA11 ,  5B027AA01 ,  5B027BB05 ,  5B027CC04