特許

J-GLOBAL ID：200903001211957818

半導体集積回路装置およびその製造方法

発明者： 菊島 健一 ,  大塚 文雄 ,  佐藤 和重
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-035872
公開番号（公開出願番号）：特開平9-260510
出願日： 1996年02月23日
公開日（公表日）： 1997年10月03日
要約：

【要約】【課題】 SRAMのメモリセルサイズを縮小する。また、SRAMのソフトエラー耐性を向上させる。【解決手段】 メモリセルのフリップフロップ回路の入出力端子間を交差結合する一対の局所配線L1,L2 を異なる導電層に形成する。また、上層の局所配線L2 を下層の局所配線L1 と重なり合うように配置し、これらの局所配線L1,L2とこれらの間に介在する絶縁膜(窒化シリコン膜42)とで容量素子を構成する。

請求項（抜粋）：

一対の駆動用MISFETおよび一対の負荷用MISFETからなるフリップフロップ回路と一対の転送用MISFETとでメモリセルを構成したSRAMを有する半導体集積回路装置であって、半導体基板の主面上に形成した第1導電膜で前記駆動用MISFET、負荷用MISFETおよび転送用MISFETのそれぞれのゲート電極を構成し、前記第1導電膜の上部に形成した第2導電膜で前記フリップフロップ回路の一対の入出力端子間を交差結合する局所配線の一方を構成し、前記第2導電膜の上部に形成した第3導電膜で前記局所配線の他方を構成したことを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 21/8244 ,  H01L 27/11

引用特許：

審査官引用 (4件)

• 特開平4-279056
  
• 特開昭61-066296
  
• 特開平4-279056
  
• 特開昭61-066296