特許

J-GLOBAL ID：200903001218638157

半導体記憶装置

発明者： 有本 和民
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-244963
公開番号（公開出願番号）：特開2001-067863
出願日： 1999年08月31日
公開日（公表日）： 2001年03月16日
要約：

【要約】【課題】 半導体記憶装置における内部データ転送レートを高くする。【解決手段】 書込/読出回路に隣接して2つのメモリサブアレイ(MAB0,MAB1)を設け、遠い方のメモリサブアレイに対して内部データ線対(IOP)は、近い方のメモリサブアレイ上をそれより上層の通過配線対(FLP)を介して書込/読出回路に接続する。近い方のメモリサブアレイは、内部データ線対を書込/読出回路に結合する。2つのメモリサブアレイにおいてワード線を同時に選択した状態において、同時に列選択を行なうことにより、内部データ転送ビット数を増加させることができる。

請求項（抜粋）：

各々が行列状に配列される複数のメモリセルを有しかつ列方向に沿って第1および第2のサブアレイに分割される複数のメモリブロック、前記複数のメモリブロックの列に対応して設けられ、活性化時対応の列のメモリセルデータの検知および増幅を行なうための複数のセンスアンプ回路、および1つのメモリブロックあたり所定数のセンスアンプ回路に対応して各々が設けられ、列方向に沿って延在して配置される複数の内部データ線を備え、前記複数の内部データ線は、前記第1のサブアレイに対して設けられる第1の内部データ線群と、前記第2のサブアレイに対して設けられる第2の内部データ線群とを備え、前記第1の内部データ線群は、前記第2のサブアレイ上に列方向に延在して配置され、かつ前記第2の内部データ線群と配線層が異なる通過配線を含み、さらに前記複数のセンスアンプ回路各々に対応してかつ前記複数の内部データ線各々に対応して設けられ、列選択信号に従って対応のセンスアンプ回路を対応の内部データ線に結合するための複数の列選択回路を備える、半導体記憶装置。

IPC (5件)：

G11C 11/401 ,  G11C 7/00 312 ,  G11C 11/409 ,  H01L 27/108 ,  H01L 21/8242

FI (5件)：

G11C 11/34 371 K ,  G11C 7/00 312 ,  G11C 11/34 354 R ,  G11C 11/34 362 H ,  H01L 27/10 681 B

Fターム (8件)：

5B024AA15 ,  5B024BA29 ,  5B024CA16 ,  5B024CA21 ,  5F083AD00 ,  5F083GA01 ,  5F083LA03 ,  5F083LA12