特許

J-GLOBAL ID：200903001276123191

半導体記憶装置

発明者： 宮内 秀敏 ,  中村 正行 ,  梶谷 一彦
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-173071
公開番号（公開出願番号）：特開平11-008363
出願日： 1997年06月13日
公開日（公表日）： 1999年01月12日
要約：

【要約】【課題】 そのデバイス構造を複雑化することなく、少数キャリアによるメモリセルの保持データの破壊を防止する。また、その低コスト性を損なうことなく、BSG方式を採るダイナミック型RAM等の信頼性を高める。【解決手段】 BSG(ブーステッド・センス・グラウンド)方式を採り、かつ第1のP型ウェル領域PWEL1に形成されそのソース又はドレインが所定の外部端子に結合されるNチャンネル型の静電保護MOSFETNSと、第2のP型ウェル領域PWEL2に形成されるNチャンネル型のアドレス選択MOSFETQaを含むメモリセルとを具備するダイナミック型RAM等において、上記P型ウェル領域PWEL1及びPWEL2を、形成基体となる半導体基板をN型半導体基板NSUBとし、又は形成基体となるP型半導体基板にN型エピタキシャル層を形成し、あるいは形成基体となるP型半導体基板にN型の不純物打ち込み層を形成することによって得られるN型半導体層に形成する。

請求項１：

第1のP型ウェル領域に形成されかつ所定の外部端子に結合されるN型半導体領域を含む入力回路と、第2のP型ウェル領域に形成されたNチャンネル型のアドレス選択MOSFETを含むメモリセルとを具備し、上記第1及び第2のP型ウェル領域が所定のN型半導体層に形成されることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/409

FI (2件)：

H01L 27/10 681 F ,  G11C 11/34 353 E