特許
J-GLOBAL ID：200903001326018807
薄膜トランジスタ光電検出器アレイ及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
湯浅 恭三 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-129524
公開番号（公開出願番号）：特開平6-342929
出願日： 1991年05月31日
公開日（公表日）： 1994年12月13日
要約：
【要約】【目的】 フォトダイオードと光導電体のそれぞれの問題を排除し、利点を組合せ有する薄膜トランジスタ光電検出器の提供。【構成】 ガラス基板(2)上に蓄積ゲート電極(4)のアレイを形成し、該蓄積ゲート電極(4)の上部に下部絶縁層(6)を形成し、該絶縁層(6)の上部に未ドーピンクアモルファスシリコン層(8)を形成し、該層(8)上に上部絶縁層(10)を形成し、該絶縁層(10)上にデプレーションゲート電極(20)を形成して構成される。デプレーションゲート電極(20)のゲート長は蓄積ゲート電極(4)のそれよりも短かく構成されている。
請求項（抜粋）：
基板を形成し、前記基板上に蓄積ゲートのアレイを形成し、前記蓄積ゲートの各々の上に下部絶縁層を形成し、前記下部絶縁層上に未ドーピングのアモルファスシリコン層を形成し、前記アモルファスシリコン層の上に上部絶縁層を形成し、前記上部絶縁層をパターン化して薄膜トランジスタ光電検出器のチャンネル領域となる前記アモルファスシリコン層の部分上の前記上部絶縁層を残し、前記光電検出器のソースおよびドレイン領域となる前記アモルファスシリコン層の領域を露出したまま残し、前記上部絶縁層上と前記光電検出器の露出したソース及びドレイン領域上にドーピングしたアモルファスシリコン層を形成し、残りの上部絶縁層が露出されるまで、ドーピングしたアモルファスシリコンの層をパターン化し、かつ前記の未ドーピングアモルファスシリコン層を通じてエッチングすることにより各光電検出器が露出されるまで下部絶縁層をパターン化し、前記露出されたソースおよびドレイン領域に対するオーミック接点を作り、薄膜トランジスタ光電検出器用のデプレーションゲート電極と、ソース電極、ドレイン電極を構成するパターン化した導電膜を形成し、前記アレイ状の光電検出器を接続することを特徴とする薄膜トランジスタ光電検出器アレイを製造する方法。
引用特許：
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