特許

J-GLOBAL ID：200903001333244790

半導体記憶装置および半導体記憶装置の製造方法

発明者： 奥藤 章 ,  長田 昌也 ,  御手洗 俊 ,  伊藤 康幸
出願人/特許権者： シャープ株式会社
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-147863
公開番号（公開出願番号）：特開平10-223848
出願日： 1997年06月05日
公開日（公表日）： 1998年08月21日
要約：

【要約】【課題】 キャパシタ部の下部電極とプラグの間の良好なコンタクトを得、且つ、キャパシタ部の段差による加工時の障害を低減する。【解決手段】 CMOS部と強誘電体薄膜31(キャパシタ部)とをコンタクトするためのポリシリコンプラグ27の直上に、膜厚200ÅのPtRhOx膜で成る最下層の下部電極28、膜厚800ÅのPtRh膜で成る中間層の下部電極29、膜厚300ÅのPtRhOx膜で成る最上層の下部電極30を形成する。その結果、下部電極のヒロックや剥離等が解消されて、キャパシタ部とプラグとの良好なコンタクトが得られる。そして、バリアメタル(TiN)を必要としない分だけキャパシタ部が薄くなり、キャパシタ部の段差による加工時の障害が低減される。

請求項（抜粋）：

上部電極,誘電体層および下部電極を有するキャパシタ部とトラジスタ部とをポリシリコンプラグで接続して成るスタック構造の半導体記憶装置において、上記下部電極は、上記ポリシリコンプラグの直上に、白金,白金ロジウム合金および上記白金ロジウム合金の酸化物のうち少なくとも上記白金ロジウム合金酸化物で形成されていることを特徴とする半導体記憶装置。

IPC (6件)：

H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 451 ,  H01L 27/10 621 B ,  H01L 27/10 651 ,  H01L 29/78 371