特許

J-GLOBAL ID：200903001347632750

ロックアクセス制御回路

発明者： 新開 理規
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-098229
公開番号（公開出願番号）：特開平6-309219
出願日： 1993年04月26日
公開日（公表日）： 1994年11月04日
要約：

【要約】【目的】 本発明は、ロックアクセス制御回路に関し、特に、拡張記憶装置のように、主記憶装置に比較してアクセス時間が長い場合での、ロックアクセス処理に必要とする時間を短縮して、システムの性能を向上させる。【構成】 複数のCPUで記憶装置を共有し、記憶装置上の記憶領域に対するアクセスの排他制御を行う情報処理システムにおいて、一連のロックアクセス制御機構を作用させる上で必要なパラメータを指定するロックアクセス命令?@aが記憶装置に書き込むデータ長を保持し、書き込みが行われたデータ長を計数することにより全データの書き込みが完了した事を検知する手段を設けて、前記全データ書き込み完了の検知が行われるまでロックアドレスレジスタの内容を無効化せず、全データ書き込み完了の検知を契機にロックアドレスレジスタの内容を無効化するように構成する。

請求項（抜粋）：

複数の中央処理装置(201,202, 〜) で記憶装置(219) を共有し、記憶装置(219) 上の所定の記憶領域(?B,?C)に対するアクセスの排他制御を行う情報処理システムに於いて、一連のロックアクセス制御機構を作用させる上で必要なパラメータを指定するロックアクセス命令 (?@a) と、上記ロックアクセス命令 (?@a) の発行により起動され、命令で指定されたアドレス(?A)と発行元CPU識別情報(ポート番号)を保持するロックアドレスレジスタ(217) と、ロックを獲得した中央処理装置(201, 又は、202,〜) 以外の中央処理装置から発行された、上記記憶装置(219) へのアクセス命令により指定されるアドレス (?A) と上記ロックアドレスレジスタ(217) に登録されているアドレスを比較するアドレス比較手段(404) と、前記アドレス比較手段(404) によりアドレスの一致が検出された場合に、そのアクセスを保留または所定の状態で終了させる記憶部アクセス制御機構(?D,407)と、上記ロックアドレスレジスタ(217) に登録されたエントリを無効化する手段(405) と、指定されたロックアクセス命令 (?@a)が記憶装置(219) に書き込むデータ長を保持し、書き込みが行われたデータ長を計数することにより全データの書き込みが完了した事を検知する手段(607,608,609) を有し、前記全データ書き込み完了の検知が行われるまでロックアドレスレジスタ(217) の内容を無効化せず、全データ書き込み完了の検知を契機にロックアドレスレジスタ(217) の内容を無効化する事により、可変長の上記記憶領域 (?B, ?C) に対する排他的データ更新を単一命令により行うように構成したことを特徴とするロックアクセス制御回路。

IPC (2件)：

G06F 12/00 572 ,  G06F 9/46 340

引用特許：

出願人引用 (3件)

• 特開平3-015963
  
• 特開平4-344548
  
• 特開昭62-067648