特許
J-GLOBAL ID：200903001355127992
サンプルホールド回路
発明者：
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出願人/特許権者：
代理人 (1件)：
高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-225574
公開番号（公開出願番号）：特開平7-086935
出願日： 1993年09月10日
公開日（公表日）： 1995年03月31日
要約：
【要約】【目的】 速度の向上と精度の向上との両立を図る。【構成】 サンプル期間においては、ホールドスイッチSWHがオンとなり、アナログ入力電圧Ainに従った電荷が、ホールドコンデンサCHに蓄積される。又、このサンプル期間には、容量増加スイッチSWDもオンとなり、容量増加コンデンサCDにも電荷が蓄積される。これらホールドコンデンサCHと容量増加コンデンサCDとを並列接続することで、前記ホールドスイッチSWHの寄生容量によるクロックフィードスルーの影響を低減することができる。又、比較動作期間では、前記容量増加スイッチSWDはオフとなり、前記ホールドコンデンサCHの容量のみに低減される。これによって、後段の例えばA/Dコンバータのコンパレータの動作の高速化を図ることが可能となっている。
請求項（抜粋）：
ホールドスイッチSWHをオンとすることで、アナログ入力電圧AinをホールドコンデンサCHのホールド端に印加し、前記アナログ入力電圧Ainに従った電荷量QHを前記ホールドコンデンサCHに蓄えることで、前記ホールドスイッチSWHのオフの直前の前記アナログ入力電圧Ainに従ったホールド電圧VHを保持するようにしたサンプルホールド回路において、容量増加コンデンサCDと、前記ホールドスイッチが少なくともオンからオフとなる直前のタイミングではオンとなっており、且つ、前記ホールド電圧VHの少なくとも参照時にはオフとなる容量増加スイッチSWDとを備え、前記容量増加コンデンサCDのホールド端が、前記容量増加スイッチSWDを経て前記ホールドコンデンサCHの前記ホールド端に接続されており、前記容量増加スイッチSWDのオン時には、前記ホールドコンデンサCHに対して前記容量増加コンデンサCDが並列接続されることを特徴とするサンプルホールド回路。
IPC (2件)：
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