命令キャッシュのリプレース装置

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-251270
公開番号（公開出願番号）：特開平7-105098
出願日： 1993年10月07日
公開日（公表日）： 1995年04月21日
要約：

【要約】【目的】命令キャッシュを有するマイクロプロセッサにおける、命令キャッシュミス時のリプレース処理の高速化を図る。【構成】ブロックサイズと同一容量の高速FIFO6と、命令キャッシュ4への取込み時に出力される今回のリプレースアドレスと前回のリプレースアドレスの次のアドレスとの一致を検出しヒット信号Hを供給する比較器10と、ヒット信号Hの供給に応答して高速FIFO6から命令キャッシュ4に対してブロックデータBDの転送を行なうFIFOリード制御回路7およびレデイ制御回路11と、高速FIFO6から供給されるエンプテイ信号Eに応答してCPU2の動作と並行してプログラムメモリ17から次のブロックデータBDを高速FIFO6にプリロードするプログラムメモリ制御部8とを備える。

請求項（抜粋）：

プログラムメモリから次の処理に先立ちこの次の処理対応のリプレースアドレス対応の予め定めたブロックサイズの命令データであるブロックデータを一時格納する前記ブロックサイズの命令キャッシュを備えるマイクロコンピュータの命令キャッシュのリプレース装置において、前記ブロックサイズと同一容量を持つ高速FIFOと、前記命令キャッシュへの取込み時に出力される今回のリプレースアドレスと前回のリプレースアドレスの次のアドレスとの一致および不一致を検出し一致および不一致信号をそれぞれ供給するアドレス比較手段と、前記一致信号の供給に応答して前記高速FIFOから前記命令キャッシュに対して前記ブロックデータの転送を行なうFIFO制御手段と、前記高速FIFOから供給される空情報信号に応答してCPU動作と並行して前記プログラムメモリから次の前記ブロックデータを前記高速FIFOにプリロードするメモリ制御手段とを備えることを特徴とする命令キャッシュのリプレース装置。

IPC (2件)：

G06F 12/12 , G06F 12/08

引用特許：

審査官引用 (4件)

特開昭52-079743
特開平2-012350
特開平2-254552

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