特許
J-GLOBAL ID:200903001433023295

シミユレーシヨン装置

発明者:
出願人/特許権者:
代理人 (1件): 高田 守 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願平3-219460
公開番号(公開出願番号):特開平5-061931
出願日: 1991年08月30日
公開日(公表日): 1993年03月12日
要約:
【要約】【目的】 シミュレーション実行速度に支障なく詳細なタイミングエラー検証を行うことが可能なシミュレーション装置を得る。【構成】 タイミングチェックプリミティブ付加手段20は、選択素子情報付回路情報SD及び選択ループ回路情報付回路情報SLに基づき、選択素子あるいは選択ループ回路の入出力間のみに(素子用あるいはループ回路用)タイミングチェックプリミティブ9(9Aあるいは9B)を付加したタイミングチェックプリミティブ付回路情報27を出力する。そして、タイミングチェックプリミティブ9内部のタイミングエラー検証手段9aは、素子間の信号線の信号変化から得られる素子の入出力信号変化を把握し、詳細なタイミングエラー検証を行う。【効果】 詳細なタイミングエラー検証をシミュレーション実行速度に支障なく行うことができる。
請求項(抜粋):
遅延機能を有する被シミュレーション回路の各素子のタイミングエラーを検証しつつ前記被シミュレーション回路の動作シミュレーションを行うシミュレーション装置であって、前記被シミュレーション回路の各素子ごとに割当てられた記憶エリアを有する記憶手段と、タイミング検証を望む素子を選択素子として規定した選択素子情報を受け、前記被シミュレーション回路において、前記選択素子に該当する素子をタイミングエラー検証実行素子と認識するタイミングエラー検証実行素子認識手段と、前記被シミュレーション回路の複数の入力端子に複数のテストパターン信号をそれぞれ付与する入力信号付与手段と、前記テストパターン信号に基づき、前記被シミュレーション回路の各素子の動作シミュレーションを行うシミュレーション実行手段と、前記被シミュレーション回路の各素子の出力信号にレベル遷移が生ずる毎に、当該素子に対応する前記記憶エリアに、少なくとも、当該レベル遷移の内容を特定するレベル遷移情報と、前記複数の入力端子のうちいずれの入力端子に与えられたテストパターン信号が前記レベル遷移の原因となったかを示すレベル遷移原因情報とを情報テーブル形式で書き込む情報テーブル作成手段と、前記シミュレーション実行中に、前記被シミュレーション回路の前記タイミングエラー検証実行素子のみに対し入出力信号のタイミングエラーを検出するタイミングエラー検出手段と、前記タイミングエラー検出手段よりタイミングエラーが検出されると、前記被シミュレーション回路のうちエラーが検出された素子についての前記情報テーブルに基づき、少なくとも、前記タイミングエラーの内容を特定する情報と、前記複数のテストパターン信号のうちいずれのテストパターン信号が当該タイミングエラーの原因となったかを示すエラー原因パターン特定情報とを含むタイミングエラーメッセージを出力するタイミングエラーメッセージ出力手段とを備えたシミュレーション装置。
IPC (2件):
G06F 15/60 360 ,  G06F 11/26 310
引用特許:
審査官引用 (3件)
  • 特開平2-252066
  • 特開平3-022038
  • 特開平2-271275

前のページに戻る