特許

J-GLOBAL ID：200903001472509375

半導体装置

発明者： 坂尾 眞人
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-191331
公開番号（公開出願番号）：特開平11-040752
出願日： 1997年07月16日
公開日（公表日）： 1999年02月12日
要約：

【要約】【課題】ポリサイドゲート電極を有する半導体装置において、大きな値の抵抗値を有する抵抗素子の占有面積を縮小する。【解決手段】フィールド絶縁膜107の表面上にN+ 型多結晶シリコン膜パターン111dとタングステンシリサイド膜パターン116dとからなるダミーのゲート電極117dが平行に設けられている。ゲート電極117dの上面,側面を覆う酸化シリコン膜キャップ118d,酸化シリコン膜スペーサ121dを介して、ゲート電極に直交する(第2のN+ 型多結晶シリコン膜パターンからなる)抵抗素子122dが設けられている。

請求項１：

シリコン基板の表面に第1の導電体膜からなるゲート電極を有して形成されたMOSトランジスタと、該シリコン基板の表面に設けられたフィールド絶縁膜の表面上に形成された第2の導電体膜からなる抵抗素子とを少なくとも有する半導体装置であって、前記フィールド絶縁膜の表面上には所定電位に接続された前記第1の導電体膜からなる複数の導電体膜パターンが所要の間隔を有して平行に設けられ、該導電体膜パターンの上面および側面は絶縁膜により覆われ、前記抵抗素子が前記導電体膜パターンに直交する方向に前記絶縁膜を介して該導電体膜パターン上を複数回横断する姿態を有して設けられていることを特徴とする半導体装置。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/04 R ,  H01L 27/10 621 B

引用特許：

審査官引用 (3件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平5-092746   出願人：株式会社日立製作所
• 特開昭57-188864
  
• 特開昭61-051956