半導体記憶装置、その製造方法、及びその試験装置。

発明者： , , , , , , ,
出願人/特許権者：
代理人 (1件)：作田康夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-138240
公開番号（公開出願番号）：特開2000-331495
出願日： 1999年05月19日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】テスター上で救済を行うテスター救済は救済装置が不要になるため、チップの製造コストを低減できる。しかし、多数個取りのテスターでテスター救済を行うと1チップずつシリアルに救済処理を行うとテスターの占有時間が長くなる問題があった。また、これを防ぐために、テスター内部でアドレス信号を独立化させるとテスターのコストが増加する問題があった。【解決手段】本発明の救済方法においてはテスター内の複数のチップのアドレス線が共通に接続されてテスト回路に入力され、電源線及び最低1本のチップ選択線は独立にテスト回路に接続される。テスト時にはチップ選択線で対象チップを選択しながら不良ビットアドレスを複数チップに時分割で入力する。ヒューズあるいはアンチヒューズの切断は各チップに対して独立に用意された電源を用いて同時に行う。【効果】多数個取りのテスターにおいて、短時間でのテスター救済が可能になり、チップの製造コストを低減できる。

請求項（抜粋）：

複数の半導体記憶装置と接続するために設けられた複数の試験ポートと、前記複数の試験ポートに対して試験信号を入出力し、前記複数の試験ポートに接続された複数の半導体記憶装置を並列に試験を行うためのテスト回路とを備える半導体記憶装置の試験装置であって、前記複数の試験ポートのそれぞれは、複数のアドレス信号供給ノードと、チップ選択信号供給ノードと、電源電圧供給ノードを備え、前記複数のアドレス信号供給ノードは、前記複数の試験ポート間で共通接続されて前記テスト回路に接続され、前記チップ選択信号供給ノードは、前記複数の試験ポート間で独立した信号経路として前記テスト回路に接続され、前記電源供給ノードは、前記複数の試験ポート間で独立した電源供給経路として前記テスト回路に接続されることを特徴とする半導体記憶装置の試験装置。

IPC (5件)：

G11C 29/00 651 , G11C 29/00 603 , G11C 29/00 , G11C 29/00 655 , G01R 31/28

FI (5件)：

G11C 29/00 651 P , G11C 29/00 603 J , G11C 29/00 603 L , G11C 29/00 655 S , G01R 31/28 B

Fターム (22件)：

2G032AA08 , 2G032AE10 , 2G032AE12 , 2G032AE14 , 2G032AG01 , 2G032AG07 , 2G032AK11 , 2G032AL11 , 2G032AL14 , 5L106CC04 , 5L106CC05 , 5L106CC09 , 5L106CC11 , 5L106CC13 , 5L106CC17 , 5L106DD06 , 5L106DD22 , 5L106DD25 , 9A001JJ45 , 9A001KK54 , 9A001LL02 , 9A001LL05

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