特許
J-GLOBAL ID：200903001515008049
パルス遅延回路
発明者：
出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-006175
公開番号（公開出願番号）：特開平8-195657
出願日： 1995年01月19日
公開日（公表日）： 1996年07月30日
要約：
【要約】【構成】パルスを所定時間遅延させる情報である遅延量データ6が入力されたとき、その遅延量のうち基準クロック以上の遅延量を計数するカウンタ5と、基準クロック未満の遅延量を遅延させる可変遅延回路11と、可変遅延回路12と、可変遅延回路11の遅延量を使うか否かの判定をする判定器7と可変遅延回路11にデータを与えるレジスタ16と、遅延量データ6を可変遅延回路12に設定するデータに変換して遅延時間を与える分解能補正メモリ2からなる。【効果】分解能補正メモリ2のワード数を低減できる。
請求項（抜粋）：
LSIテスタのタイミング発生器において、パルスを所定の時間からどれだけ遅延させるかを示す遅延量データの基準クロック周期以上を計数するカウンタと、前記カウンタのターミナルカウントで基準クロック1発を通過させる第一のANDゲートと、基準クロック周期未満の遅延量の内、所定の固定遅延量を遅延する第一の可変遅延回路と、前記第一の可変遅延回路の遅延量の残りの分を遅延する第二の可変遅延回路と、前記第一の可変遅延回路への設定データを与えるレジスタと、前記第二の可変遅延回路への遅延量データを可変遅延回路の設定データに変換する分解能補正メモリと、前記第一の可変遅延回路により固定遅延するかしないかを切り替え器と、前記切り替え器への切り替え信号出力と分解能補正メモリへのアドレスを出力する判定器とを具備したことを特徴とするパルス遅延回路。
IPC (2件)：
引用特許：
審査官引用 (2件)
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特開昭61-110177
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特開昭60-159770
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