特許

J-GLOBAL ID：200903001534210797

半導体集積回路のレイアウト方法

発明者： 稲田 幸一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-253724
公開番号（公開出願番号）：特開2003-068855
出願日： 2001年08月24日
公開日（公表日）： 2003年03月07日
要約：

【要約】【課題】Dフリップフロップセルのように、入力信号のタイミング調整が必要なセルを使用する半導体集積回路のレイアウト方法に関し、半導体集積回路の開発期間の短縮化を図ることができるようにする。【解決手段】データDのタイミング調整が必要なセルの一種であるDフリップフロップセルとして、遅延時間の異なる4つの遅延経路から一の遅延経路を外部からの遅延調整用信号SA、SBによって選択可能とされたDフリップフロップセルをユニットセルとして使用する。

請求項（抜粋）：

入力信号のタイミング調整が必要なセルとして、外部からの遅延調整用信号によって前記入力信号の遅延調整が可能とされたセルを使用することを特徴とする半導体集積回路のレイアウト方法。

IPC (3件)：

H01L 21/82 ,  H01L 21/822 ,  H01L 27/04

FI (2件)：

H01L 21/82 S ,  H01L 27/04 M

Fターム (7件)：

5F038DF17 ,  5F038EZ20 ,  5F064FF09 ,  5F064FF36 ,  5F064FF48 ,  5F064FF52 ,  5F064HH12

引用特許：

審査官引用 (2件)

• 特開平4-002977
  
• 特開平4-002977