特許
J-GLOBAL ID:200903001547449179
デバッグ回路
発明者:
,
,
,
出願人/特許権者:
,
,
代理人 (1件):
田澤 博昭 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願平10-328315
公開番号(公開出願番号):特開2000-155701
出願日: 1998年11月18日
公開日(公表日): 2000年06月06日
要約:
【要約】【課題】 LSIの機能拡大を担う機能ブロック3の動作が複雑になると、CPU5に対するトレース機能だけでは、機能ブロック3の動作状況の把握が難しく、プログラムのデバッグ効率が低下するなどの課題があった。【解決手段】 機能ブロックAがトレースイベントを発生すると、CPU5がトレースイベントを発生していない場合に限り、機能ブロックAのトレースイベントを受け付け、機能ブロックAのトレースイベントを受け付ける場合には、CPU5の基準クロックCLKに同期して、機能ブロックAからトレースデータを取得する。
請求項(抜粋):
LSIに内蔵されたCPUがトレースイベントを発生すると、上記CPUの基準クロックに同期して、上記CPUからトレースデータを取得するデバッグ回路において、LSIに内蔵された機能ブロックがトレースイベントを発生すると、上記CPUがトレースイベントを発生していない場合に限り、上記機能ブロックのトレースイベントを受け付け、上記機能ブロックのトレースイベントを受け付ける場合には、上記CPUの基準クロックに同期して、上記機能ブロックからトレースデータを取得することを特徴とするデバッグ回路。
IPC (4件):
G06F 11/28
, G06F 11/28 310
, G06F 11/22 340
, G06F 15/78 510
FI (4件):
G06F 11/28 L
, G06F 11/28 310 A
, G06F 11/22 340 A
, G06F 15/78 510 K
Fターム (19件):
5B042GA13
, 5B042GA31
, 5B042HH30
, 5B042LA09
, 5B042LA10
, 5B042LA11
, 5B042LA12
, 5B042LA18
, 5B042MA08
, 5B042MC03
, 5B042MC09
, 5B048AA12
, 5B048DD10
, 5B062AA10
, 5B062CC01
, 5B062DD05
, 5B062DD10
, 5B062JJ03
, 5B062JJ08
前のページに戻る