特許
J-GLOBAL ID：200903001549657712
半導体素子の選択エピタキシャル成長法
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人共生国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2001-401576
公開番号（公開出願番号）：特開2003-086511
出願日： 2001年12月28日
公開日（公表日）： 2003年03月20日
要約：
【要約】【課題】 エピタキシャル成長の選択性を確保するとともに、ゲート酸化膜の劣化を防止することができる半導体素子の選択エピタキシャル成長法を提供する。【解決手段】 半導体基板を反応室内部に装着する第1段階と、前記反応室内部に原料気体を供給し、前記半導体基板の表面に前記原料気体を吸着させて、半導体基板上に所定の膜を形成する第2段階と、前記反応室内部に選択性促進気体を供給し、前記半導体基板の所定領域に成長した半導体物質の核を除去し、半導体のエピタキシャル成長の選択性を改善する第3段階と、前記第2段階と第3段階とを順に複数回繰り返して実施することによって、所定の厚さを有する膜を形成する第4段階とを備えてなる。
請求項（抜粋）：
半導体基板を反応室内部に装着する第1段階と、前記反応室内部に原料気体を供給し、前記半導体基板の表面に前記原料気体を吸着させて、半導体基板上に所定の膜を形成する第2段階と、前記反応室内部に選択性促進気体を供給し、前記半導体基板の所定領域に成長した半導体物質の核を除去し、半導体のエピタキシャル成長の選択性を改善する第3段階と、前記第2段階と第3段階とを順に複数回繰り返して実施することによって、所定の厚さを有する膜を形成する第4段階とを備えてなることを特徴とする半導体素子の選択エピタキシャル成長法。
Fターム (10件)：
5F045AA03
, 5F045AB02
, 5F045AB05
, 5F045AC01
, 5F045AC03
, 5F045AC05
, 5F045AC18
, 5F045AE01
, 5F045AF02
, 5F045DB02
