特許
J-GLOBAL ID：200903001557020740
イメージセンサ
発明者：
出願人/特許権者：
代理人 (1件)：
松浦 兼行
公報種別：公開公報
出願番号（国際出願番号）：特願2002-355788
公開番号（公開出願番号）：特開2004-193675
出願日： 2002年12月06日
公開日（公表日）： 2004年07月08日
要約：
【課題】シングル・フォトン・カウンタの回路規模は20〜100トランジスタという規模になるため、1画素は数10μm〜数100μm□といった画素サイズになってしまい、多くの画素を並べられなくなり、実用的ではない。【解決手段】画素内にカウンタを持たず、画素領域以外にカウンタ19-1〜19-3、20-1〜20-3、21-1〜21-3を配置する。それぞれのカウンタ19-1〜19-3、20-1〜20-3、21-1〜21-3は特定の画素に対応している。画素内の1ビットメモリMの情報を読み出して、その画素に対応する特定のカウンタに加算する列読み出し回路18-1〜18-3がある。このようにカウンタ19-1〜19-3、20-1〜20-3、21-1〜21-3を画素2311〜2333の外に出したので、画素2311〜2333を構成する回路数は減少する。【選択図】 図1
請求項１：
光電変換を行う受光素子と、前記受光素子にフォトンが入射したか否かの1ビット情報を記録する1ビットメモリと、観測時間内で前記1ビット情報を前記1ビットメモリに記録するスイッチ手段と、前記1ビット情報が読み出された前記1ビットメモリをリセットするリセット手段とから構成された画素が、複数個規則的に配列された画素敷き詰め部と、
前記画素敷き詰め部の外に設けられており、前記スイッチ手段及びリセット手段を定期的に制御するコントロール回路と、
前記画素敷き詰め部の外に設けられており、前記複数個の画素内の各1ビットメモリから前記1ビット情報を順次読み出す読み出し回路と、
前記画素敷き詰め部の外に前記複数個の画素に対応して複数個設けられており、前記読み出し回路により読み出された前記1ビット情報のうち、対応して設けられた画素の1ビット情報を累積加算するカウンタと
を有し、前記複数個のカウンタの加算値に基づいて映像信号を出力することを特徴とするイメージセンサ。
IPC (2件)：
FI (2件)：
Fターム (18件)：
4M118AA01
, 4M118AA02
, 4M118AA10
, 4M118AB01
, 4M118AB05
, 4M118BA06
, 4M118BA14
, 4M118BA30
, 4M118CA02
, 4M118CA40
, 4M118DB09
, 4M118FA06
, 4M118FA38
, 5C024AX16
, 5C024GX03
, 5C024HX17
, 5C024HX28
, 5C024HX32
