特許
J-GLOBAL ID：200903001586994761
CMOSゲートのテスト回路
発明者：
出願人/特許権者：
代理人 (1件)：
清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-240706
公開番号（公開出願番号）：特開平10-090354
出願日： 1996年09月11日
公開日（公表日）： 1998年04月10日
要約：
【要約】【課題】 テスト時間を増やすことがなく、さらにチップ面積の増大を極力抑えるようにしたCMOSゲートのテスト回路を提供する。【解決手段】 NORゲートのゲート入力には、アドレス入力とテスト信号Tを入力とするANDゲート39の出力が入力される。テスト信号Tは、テスト端子からのテスト信号であり、クロック信号パルスを入力することにより、テスト回路として機能させるようにしている。テスト信号TにLレベル入力をすることにより、アドレス入力がHレベル及びLレベルに係わらず、ANDゲート39の出力はLレベルとなり、NORゲートの出力はHレベルとなる。また、テスト信号TにHレベルを入力することにより、NORゲートの出力はアドレス入力による動作を行う。
請求項（抜粋）：
少なくとも2入力を有し、複数の第1チャンネル型電界効果トランジスタの並列体と複数の第2チャンネル型電界効果トランジスタの直列体を備え、前記並列体と前記直列体との共通接続点を出力端子とするCMOSゲートのテスト回路において、入力回路部に入力信号によらずテスト信号により前記第2チャンネル型電界効果トランジスタを導通させ、前記第1チャンネル型電界効果トランジスタを非導通にするテスト回路を設けることを特徴とするCMOSゲートのテスト回路。
IPC (2件)：
FI (2件)：
G01R 31/28 V
, G01R 31/28 A
