特許

J-GLOBAL ID：200903001613840690

記憶装置

発明者： 高木 和夫
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-174980
公開番号（公開出願番号）：特開平8-044634
出願日： 1994年07月27日
公開日（公表日）： 1996年02月16日
要約：

【要約】【目的】 多ビット入出力のメモリ回路を1ビット入出力のメモリ回路と同等に使用することができる記憶装置を提供することである。【構成】 メモリ回路2とバッファ制御線5で接続されるバッファ制御部21の制御の下に、複数のバッファメモリ(10〜17)それぞれに、複数のデータ(D0〜D7)をメモリ回路2からパラレルに読出して格納する。次いで、バッファ制御部21はバッファメモリ(10〜17)から順次、データ(D0〜D7)を1ビットづつシリアルにデータ線31に出力し、パラレル・シリアル変換を行う。一方、データ線31から入力するデータ(D0〜D7)は、バッファメモリ(10〜17)に順次、シリアルに格納され、データ(D0〜D7)の全てがバッファメモリ(10〜17)に格納された時点で、パラレルにメモリ回路2に書込まれ、これによって、シリアル・パラレル変換を実現する。

請求項１：

データを記憶し、入出力をパラレルに行うメモリ回路と、当該メモリ回路に入出力されるデータの誤りをシリアルに訂正する誤り訂正手段とを有する記憶装置において、前記メモリ回路と前記誤り訂正手段との間に、シリアルパラレル変換手段を備えていることを特徴とする記憶装置。

IPC (3件)：

G06F 12/16 320 ,  G06F 11/10 330 ,  G06F 12/04 510