特許

J-GLOBAL ID：200903001616035586

半導体記憶装置およびその製造方法

発明者： 坂尾 眞人
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 泉 克文
公報種別：公開公報
出願番号（国際出願番号）：特願平10-317214
公開番号（公開出願番号）：特開2000-150819
出願日： 1998年11月09日
公開日（公表日）： 2000年05月30日
要約：

【要約】【課題】 メモリセル形成後に実行される水素アニール工程の目的達成を阻害することなく、エッチング・ストッパとして機能する絶縁膜におけるクラックの発生を防止する。【解決手段】 シリコン基板1上に形成された層間絶縁膜3上に、互いに離れて複数の電荷蓄積電極11を形成し、電荷蓄積電極11の各々の周囲を取り囲む複数の窒化シリコン・スペーサ10を互いに離して形成する。容量絶縁膜12は、複数の電荷蓄積電極11の露出面と複数のスペーサ10の露出面に沿って形成され、その上に対向電極13が形成される。スペーサ10は、層間絶縁膜3のエッチング・ストッパとして機能する窒化シリコン膜から形成される。

請求項（抜粋）：

半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に互いに離れて形成された複数の電荷蓄積電極と、複数の前記電荷蓄積電極のそれぞれの周囲を取り囲むと共に、前記層間絶縁膜上に互いに離れて形成された複数の絶縁性スペーサと、複数の前記電荷蓄積電極の露出面と複数の前記絶縁性スペーサの露出面に沿って形成され、且つそれら露出面に接触せしめられた容量絶縁膜と、前記容量絶縁膜上に形成され、且つその容量絶縁膜を介して複数の前記電荷蓄積電極に対向する対向電極とを備えてなり、前記複数の絶縁性スペーサは、前記層間絶縁膜のエッチング・ストッパとして機能する絶縁膜から形成されており、複数の前記電荷蓄積電極のそれぞれは、前記容量絶縁膜と前記対向電極とともに容量素子を構成することを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 621 B ,  H01L 27/10 621 C

Fターム (11件)：

5F083AD24 ,  5F083AD42 ,  5F083GA06 ,  5F083GA24 ,  5F083JA04 ,  5F083JA56 ,  5F083JA60 ,  5F083MA06 ,  5F083MA17 ,  5F083PR06 ,  5F083PR33