特許
J-GLOBAL ID：200903001625495727

表示装置

発明者：
川辺 和佳

川辺 和佳 について

, 
平方 純一

平方 純一 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-257128
公開番号（公開出願番号）：特開2003-066918
出願日： 2001年08月28日
公開日（公表日）： 2003年03月05日
要約：
【要約】【課題】本発明は、構造の大型化・複雑化を抑制しつつ、動画ぼやけ等に起因する画質劣化を抑制することが可能な表示装置を提供することを目的とする。【解決手段】本発明は、ドレイン線とゲート線がマトリクス状に形成された表示素子アレイ106と、画像に応じた階調電圧を前記表示素子へ供給するドレインドライバ105と、前記階調電圧を供給するための前記表示素子のラインを走査するゲートドライバ104と、前記画像の1フレーム期間分の画像データにブランキングデータを挿入するデータ制御回路102と、任意の前記表示素子に前記1フレーム期間内に前記画像データと前記ブランキングデータとが表示されるように、前記表示素子のラインを走査するためのクロックを生成するタイミング制御回路103とを備える。
請求項（抜粋）：
マトリクス状に配置された複数の表示素子を有する表示パネルと、映像データに応じた階調電圧を前記表示素子へ供給するドレインドライバと、前記階調電圧を供給するための前記表示素子のラインを走査するゲートドライバとを備えた表示装置において、前記映像の1フレーム期間分の映像データにブランキングデータを挿入するデータ制御回路と、任意の前記表示素子に前記1フレーム期間内に前記映像データと前記ブランキングデータとが表示されるように、前記表示素子のラインを走査するためのクロックを生成するタイミング制御回路とを備えた表示装置。
IPC (7件)：
G09G 3/36 ,  G02F 1/133 550 ,  G02F 1/133 575 ,  G09G 3/20 622 ,  G09G 3/20 660 ,  G09G 3/20 ,  G09G 3/34
FI (8件)：
G09G 3/36 ,  G02F 1/133 550 ,  G02F 1/133 575 ,  G09G 3/20 622 P ,  G09G 3/20 660 C ,  G09G 3/20 660 Q ,  G09G 3/20 660 V ,  G09G 3/34 J
Fターム (32件)：
2H093NA16 ,  2H093NA22 ,  2H093NA31 ,  2H093NA43 ,  2H093NA51 ,  2H093NC03 ,  2H093NC16 ,  2H093NC29 ,  2H093NC34 ,  2H093ND01 ,  2H093ND23 ,  2H093ND42 ,  5C006AB01 ,  5C006AB05 ,  5C006AC23 ,  5C006AF59 ,  5C006BB16 ,  5C006BC03 ,  5C006BC16 ,  5C006EA01 ,  5C006FA05 ,  5C006FA51 ,  5C080AA10 ,  5C080BB05 ,  5C080DD30 ,  5C080EE19 ,  5C080EE21 ,  5C080EE26 ,  5C080FF11 ,  5C080JJ01 ,  5C080JJ02 ,  5C080JJ04
引用特許：
出願人引用 (10件)
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審査官引用 (10件)
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